Por que o exemplo de projeto do Arria® 10, Cyclone® 10 e Stratix®10 HDMI FPGA IP falha ao alterar a resolução de FRL para o modo TMDS?

Devido a um problema no Arria® 10, Cyclone® 10 e Stratix®10 HDMI FPGA exemplo de projeto IP ao usar o software Quartus® Prime Pro Edition v24.1 e anterior, você observará rx_is_lockedtodata alternar ao alternar o modo FRL para TMDS ao usar o exemplo de projeto HDMI FPGA IP.

Para contornar esse problema, modifique o mr_rx_rcfg_ctrl.v conforme mostrado abaixo em negrito.

timeout_cntr_reset <= (current_state == IDLE) ||
((current_state == RECONFIG_PLL_TMDS) && rxpll_tmds_rcfg_done) ||
(current_state == WAIT_PLL_TMDS_LOCKED) &rxpll_tmds_locked && rxphy_analogreset_ack) ||
((current_state == RECONFIG_RXPHY) && rxphy_rcfg_done) ||
(current_state == WAIT_RXPHY_READY) && rxphy_ready) ||
((current_state == WAIT_RXCORE_LOCKED) && (rxcore_locked)) ||
(current_state == RXCORE_IS_LOCKED) &> (rxcore_locked);

Esse problema foi corrigido a partir da versão 24.3 do Software Quartus® Prime Pro Edition.