Por que a simulação falha ao usar o exemplo de design DisplayPort FPGA IP Tile F?

Devido a um problema na versão 24.1 do software Quartus® Prime Pro Edition, a simulação do exemplo de projeto do DisplayPort FPGA IP Tile F será executada por mais de 24 horas antes de falhar com a mensagem "Simulação paralisada".

Para solucionar esse problema, modifique a simulação/rtl/tx_phy/dp_gxb_tx/agi_dp_tx_reconfig.sv conforme mostrado abaixo em negrito.

FSM_SRC_OUT_RESET9:
começar
dp_sip_tx_NIOS_pause_request <= {MAX_LANE_COUNT{1'b0}};
se (!dp_sip_tx_NIOS_pause_grant_sync)
fsm_state <= FSM_END;
fim

FSM_END:
começar
se (!(|dp_sip_tx_reset_control_ack_sync))
começar
dp_sip_tx_reset_control_select <= {MAX_LANE_COUNT{1'b0}};
fsm_state <= FSM_IDLE;
fim
fim

Esse problema foi corrigido a partir da versão 24.2 do Software Quartus® Prime Pro Edition.