Descrição
No Software Quartus® Prime Pro Edition, se você inverter o sinal da porta de camada superior para a porta de uma instância IP FPGA da seguinte forma:
módulo superior (
clk de entrada,
redefinição de entrada,
...
);
nco inst (.clk), .reset_n (~reset) ... );
...
endmodule
Você pode ver que o sinal na porta IP capturado pelo Signal Tap permanece o mesmo que o sinal de porta de camada superior; não ocorreu nenhuma inversão de sinal.
A saída da instância funcionará conforme esperado após a redefinição da camada superior ser desembaraçada.
Resolução
Isso ocorre porque a etapa de síntese mesclado o inverso no IP FPGA com o inverso fora do IP FPGA e ambos foram otimizados.