ID do artigo: 000099113 Tipo de conteúdo: Documentação e informações do produto Última revisão: 27/06/2024

Quais Macros de simulação rápida estão documentadas para o Hard IP Tile F Agilex™ 7?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Este KDB detalha os avanços recentes no desenvolvimento macro para melhorar as velocidades de simulação para os IPs Ethernet F-Tile Agilex™ 7. Seu objetivo é esclarecer as macros específicas aplicáveis a vários IPs e sua compatibilidade com diferentes versões do Software Quartus® Prime Pro Edition.

Outras macros já detalhadas na documentação existente, scripts ip ou exemplos de projeto devem continuar a ser usados como estão. Em qualquer outra circunstância, você não deve adicioná-las pro ativamente ao seu projeto.

Resolução

Este documento fornece uma ampla visão geral, mostrando as macros aplicáveis a cada IP. Isso ajudará você a identificar rapidamente o macro adequado para as suas necessidades de simulação.

Macros de simulação rápida para o Hard IP F-Tile Agilex™ 7

Produtos relacionados

Este artigo aplica-se a 4 produtos

FPGAs e FPGAs SoC Intel® Agilex™ 7 série F
FPGAs e FPGAs SoC Intel® Agilex™ série I
Kits de desenvolvimento do FPGA Intel® Agilex™ série F
Kits de desenvolvimento do FPGA Intel® Agilex™ série I

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.