Problema crítico
Antes do Quartus® Prime 23.3 (ou seja, 23.2 e anteriores), o RTL Viewer oferece uma maneira de visualizar uma representação gráfica de nível de transferência de registros (RTL) das conexões entre módulos. A partir do lançamento da versão 23.3, a Intel® introduziu o Design Netlist Infrastructure (DNI) como uma grande mudança para o software Quartus Prime. Como parte dessa mudança, o estágio de análise e desenvolvimento compreende uma série de postos de controle, isto é, elaborados, instrumentados, limitados e arrastados.
Este problema só aparece ao abrir o Analisador RTL no posto de controle de varrilha. As portas são conectadas ao abrir o Analisador RTL em outros modos (Elaborado, Instrumentado ou Restrito).
O out_systempll_clk está desconectado na porta de saída dos clocks PLL de referência e sistema F-Tile FPGA IP porque o PLL do sistema está dentro do bloco. Assim, as portas de origem e dissipador estão dentro do bloco e não são visíveis para o usuário. Assim, quaisquer conexões feitas a esta porta estarão vinculadas à lógica 0.
Para a porta out_refclk_fgt , a conexão para isso é tratada através da etapa de Geração de Lógica de Suporte, onde uma rede será gerada para executar as conexões ao bloco de acordo. Da mesma forma, quaisquer conexões feitas a esta porta estarão vinculadas à lógica 0, uma vez que a conexão à out_refclk_fgt porta já é feita ao bloco.
Por exemplo, no exemplo de projeto do Tile F JESD204C FPGA IP, a ext_net_in_refclk_fgt_<port_num>_load_out da porta de saída da instância systemclk_f é conectada à porta de entrada ext_net_in_refclk_fgt_6_load_in na instância jesd204c_f_ed_rx_tx_auto_tiles quando vista no RTL Analyzer no modo Sweep.
Referência:
2.1.1.4. Referência F-Tile e IP de clocks PLL do sistema
4.2.1. Referência e clock PLL de sistema para seu projeto de IP
Guia do usuário da Quartus® Prime Pro Edition: compilação de projeto
1.3. Design Netlist Infrastructure
Nota: por padrão, os postos de controle Instrumentados e Restritos são desabilitados, mas podem ser ativados habilitando o Modo de depuração de análise de RTL.
Para visualizar as conexões, você pode usar o posto de controle elaborado, instrumentado ou constrangido ao abrir o RTL Analyzer. As visualizações elaboradas e restritas são para ver as conexões feitas nos arquivos RTL. A visualização varrida mostra apenas as conexões relevantes ao projeto. Quaisquer conexões que não sejam usadas ou estejam presas em uma constante são removidas no Sweep view. Mais informações sobre cada posto de controle podem ser encontradas no Guia do usuário do Quartus® Prime Pro Edition: Compilação de projeto.
Depois que a netlist de projeto é processada por meio da Geração lógica de suporte, essas conexões são implementadas totalmente dentro do bloco e/ou usando portas de blocos. Assim, você não precisa se preocupar com as conexões em falta para as portas de seu módulo conectadas aos Clocks pll do sistema e referência F-Tile FPGA IP.