ID do artigo: 000099127 Tipo de conteúdo: Mensagens de erro Última revisão: 16/07/2024

Por que existem violações de tempo de recuperação no sinal da interface de memória externa Stratix® 10 FPGA IP para DDR4 reset_sync_pri_sdc_anchor?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Interfaces de memória externa Intel® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Você poderá ver violações de recuperação no sinal reset_sync_pri_sdc_anchor devido à promoção global automática desta reinicialização.

Resolução

Para evitar as violações, aplique a seguinte atribuição para evitar que o sinal seja promovido em uma rede global:

set_instance_assignment -name GLOBAL_SIGNAL OFF -to <hierarchy>|reset_sync_pri_sdc_anchor

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FPGAs Intel® Stratix® 10 e FPGAs SoC

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