Por que o projeto do Serial Lite IV IP do bloco F com modulação PAM4 falha em alcançar o link durante a simulação?

Devido a um problema no software Quartus® Prime Pro Edition 24.2 e versões anteriores, você pode observar o projeto do Serial Lite IV Intel FPGA IP do bloco F com modulação PAM4 não consegue obter o rx_link_up afirmado em simulação. Isso ocorre porque rx_cdr_lock não é afirmada, o que resulta em rx_pcs_ready não ser afirmada. Esta falha é causada por uma má interpretação do mestre e secundário da AIB, introduzindo um erro de correção de erros de mesa nos dados seriais no controlador de reinicialização flexível.

Não há nenhuma solução alternativa disponível.

• Este problema existe apenas na simulação e não afeta os resultados dos testes de hardware.
• Este problema pode desaparecer quando você executar novamente a simulação. Isso ocorre porque o simulador pode suportar a geração de sementes aleatórias, e algumas sementes não encontrarão essa falha.

Este problema foi corrigido a partir da versão 24.3.1 do Software Quartus® Prime Pro Edition.