ID do artigo: 000099552 Tipo de conteúdo: Solução de problemas Última revisão: 21/08/2024

Por que eu obtenho erros de FEC incorreçáveis ou sinal de "o_rx_pcs_ready" baixo durante o teste de redefinição para Ethernet F-Tile FPGA variante Hard IP para projetos PAM4 com FEC habilitada?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Ao usar alguns módulos ópticos, você pode ver erros de FEC incorreçáveis ou sinal de "o_rx_pcs_ready" baixo durante o teste de redefinição para a variante Ethernet F-Tile Intel FPGA Hard IP para links PAM4 com FEC habilitado.

Resolução

A solução alternativa para este problema é entender o tempo de fixação do link para o módulo e aumentar o atraso antes de verificar o link. Pode ser necessário emitir outra redefinição para recuperar o link.

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