ID do artigo: 000099598 Tipo de conteúdo: Solução de problemas Última revisão: 30/08/2024

Por que o rx_ready[i](i>0) de PMA/FEC Direct PHY tile F FPGA o empate IP para 0 quando o número de vias PMA é definido para mais de um e habilitado por vias PMA TX e sinal pronto RX?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 24.1 do Software Quartus® Prime Pro Edition, rx_ready[i](i>0) de PMA/FEC Direct PHY F-Tile FPGA o empate IP para 0 quando o número de vias PMA configuradas para mais de uma e habilitar os sinais prontos para TX e RX das vias PMA.

Resolução

Para solucionar esse problema na versão 24.1 do software Quartus® Prime Pro Edition, é possível monitorar o rx_lane_current_state[i][1] para, em vez disso, rx_ready[i](i>0).

Este problema está programado para ser corrigido em uma versão futura do software Quartus Prime Pro Edition.

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