FPGA solução de problemas de configuração
Você pode usar este solucionador de problemas para ajudar sua FPGA de configuração. Embora este solucionador não cubra todos os casos possíveis, ele identifica a maioria dos problemas encontrados durante a configuração. Este solucionador de problemas pode ser complementado com o Intel® FPGA de conhecimento da Intel® FPGA para ajudá-lo a identificar e corrigir seu problema de configuração.
Qual é o problema de configuração?
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos JTAG dedicados (TCK, TMS, TDO, TDI) estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação.
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
| Implicações | da estratégia |
|---|---|
| Para programação direta de EPCS através do cabo de programação AS, verifique a fonte de alimentação do cabo de programação e a interface para o dispositivo EPCS. | O programador Quartus® II não pode ler/gravar qualquer informação de/para o dispositivo EPCS se a fonte de alimentação ou a interface não estáveis. |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando quando este problema foi encontrado
A densidade de EPCS (por exemplo, EPCS64 ou EPCS128) que você estava usando quando este problema foi encontrado
Uma descrição de quando a falha começou a acontecer e os sintomas de falha. Por exemplo, a programação do EPCS começou a falhar no início/no final do ciclo de programação.
Uma captura de tela dos sinais nCS, DCLK e ASDO foi sondada no FPGA final
Especifique suas observações após executar as estratégias depuração recomendadas
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos MSEL estão vinculados à configuração MSEL correta de acordo com o manual do dispositivo
Os pinos nCE, nCONFIG, nSTATUS e CONF_DONE estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores pull-up/pull-down são necessários, certifique-se de que os valores de resistor estão corretos
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Todas as especificações de temporismo são atendidas
O dispositivo flash suportado é usado
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
| Implicações | da estratégia |
|---|---|
| Baixe uma versão mais recente do software Quartus® II. Regenere o arquivo de programação e reconfigure o FPGA ou reprograme e verifique o flash usando o novo arquivo de programação | O software Quartus II mais recente pode ter uma correção de erros |
| Verifique a integridade do sinal dos sinais DCLK e linha/barramento DE DADOS | O ruído nas linhas/ônibus interromperá o processo de configuração e causará corrupção de dados. Se os dados estiverem corrompidos durante a configuração, o FPGA detectará erro de configuração e puxará o pino nSTATUS baixo |
| Habilite INIT_DONE opção de INIT_DONE no software Quartus II e verifique o pino INIT_DONE para garantir que o dispositivo saia do estágio de inicialização | Se INIT_DONE baixa após o pino CONF_DONE alta, o dispositivo não pode sair do estágio de inicialização. Se a opção CLKUSR for habilitada, certifique-se de que os ciclos de clock suficientes foram fornecidos através do pino CLKUSR conforme indicado no manual do dispositivo, caso contrário, o dispositivo não sairá do estágio de inicialização. Se INIT_DONE alta após o pino CONF_DONE alta, o dispositivo entrou com sucesso no modo do usuário. |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando quando este problema foi encontrado
O FPGA de peça que você estava usando quando este problema foi encontrado
Captura de tela de nCONFIG, nSTATUS, DCLK e sinais de linha/barramento DE DADOS sondadas no FPGA final
Especifique se você está executando a configuração de um único dispositivo ou de vários dispositivos. Para configuração de vários dispositivos, liste os dispositivos conectados na cadeia
Especifique suas observações após executar as estratégias depuração recomendadas
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos MSEL estão ligados ao VCC ou ao solo. Não deixe os pinos MSEL flutuando.
Os pinos nCE, nCONFIG, nSTATUS CONF_DONE e JTAG dedicados (TCK, TMS, TDO, TDI) estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
| Implicações | da estratégia |
|---|---|
| Baixe uma versão mais recente do software Quartus® II. Regenere o arquivo de programação e reconfigure o FPGA usando o novo arquivo de programação. | O software Quartus II mais recente pode ter uma correção de erros. |
| Verifique a integridade do sinal dos sinais JTAG dedicados | O ruído nas linhas/barramento interromperá o processo de configuração e causará corrupção de dados. Se os dados estiverem corrompidos durante a configuração, o FPGA detecta um erro de configuração e baixa o pino nSTATUS. |
| Certifique-se de que os pinos nCONFIG e nSTATUS foram lançados alto antes que a instrução de detecção automática ou programa seja executada no programador Quartus II | Se os pinos nCONFIG e nSTATUS não estiverem altos, o dispositivo ainda está em estado de reinicialização ou o dispositivo não está ligado corretamente. Portanto, o dispositivo não está pronto para receber qualquer instrução JTAG, incluindo a instrução de verificação de ID de silício |
| Verifique o contato do cabo de programação no dispositivo de destino | Se a conexão entre o cabo de programação e o dispositivo de destino não for estável, a corrupção de sinal/dados entre ambos os dispositivos causará o FPGA não receber a instrução JTAG válida do host |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando e a mensagem de erro apareceu na janela da mensagem quando este problema foi encontrado
O FPGA de peça que você estava usando quando este problema foi encontrado
Especifique se você está executando a configuração de um único dispositivo ou de vários dispositivos. Para configuração de vários dispositivos, liste os dispositivos conectados na cadeia
Especifique suas observações após executar as estratégias depuração recomendadas
Qual esquema de configuração você está usando?
Passivo serial (PS)
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos MSEL estão vinculados à configuração de PS correta de acordo com o manual do dispositivo
Os pinos nCE, nCONFIG, nSTATUS e CONF_DONE estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Certifique-se de que todas as especificações de tempo são atendidas
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
Implicações de estratégia Habilitar INIT_DONE opção de INIT_DONE no software Quartus® II e verificar o pino de INIT_DONE para garantir que o dispositivo saia do estágio de inicialização Se o INIT_DONE permanecer baixo após o pino CONF_DONE ser lançado alto, o dispositivo não sairá do estágio de inicialização. Se a opção CLRUSR for habilitada, certifique-se de que os ciclos de clock suficientes foram fornecidos através do pino CLKUSR conforme indicado no manual do dispositivo, caso contrário, o dispositivo não sairá do estágio de inicialização. Se INIT_DONE alta após o pino CONF_DONE alta, o dispositivo entrou com sucesso no modo do usuário. Se CONF_DONE para alta, teste os sinais DCLK e DATA. Observe os dois sinais após o botão iniciar ser clicado no programador Quartus II Se ambos os sinais permanecerem baixos, a instrução do programa não foi emitida corretamente no FPGA corretamente.
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando quando este problema foi encontrado
O FPGA de peça que você estava usando quando este problema foi encontrado
Captura de tela de sinais nCONFIG, nSTATUS, DCLK e DADOS sondadas no FPGA final
Especifique se você está executando a configuração de um único dispositivo ou de vários dispositivos. Para configuração de vários dispositivos, liste os dispositivos conectados na cadeia
Especifique suas observações após executar as estratégias depuração recomendadas
JTAG
- Lista
- Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
- Estratégias de depuração
- A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
- Implicações de estratégia Habilitar INIT_DONE opção de INIT_DONE no software Quartus® II e verificar o pino de INIT_DONE para garantir que o dispositivo saia do estágio de inicialização Se o INIT_DONE permanecer baixo após o pino CONF_DONE ser lançado alto, o dispositivo não sairá do estágio de inicialização. Se a opção CLRUSR for habilitada, certifique-se de que os ciclos de clock suficientes foram fornecidos através do pino CLKUSR conforme indicado no manual do dispositivo, caso contrário, o dispositivo não sairá do estágio de inicialização. Se INIT_DONE alta após o pino CONF_DONE alta, o dispositivo entrou com sucesso no modo do usuário. Se CONF_DONE não para alto, teste nos sinais TDO, TDI e TCK Se o sinal TDI permanecer baixo enquanto o sinal TDO for alternado durante a configuração, significa que os dados de configuração não estão passando pelo registro da cadeia de varredura JTAG para configurar os bits CRAM corretamente. Isso pode ser devido à instrução do programa JTAG não estar sendo emitida FPGA corretamente.
- Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
Os pinos MSEL estão ligados ao VCC ou ao solo. Não deixe os pinos MSEL flutuando.
Os pinos NCE, nCONFIG, nSTATUS, CONF_DONE e JTAG dedicados (TCK, TMS, TDO, TDI) estão vinculados a resistores pull-up/pull-down de acordo com a configuração recomendada no manual do dispositivo
Os pinos NCE, nCONFIG, nSTATUS, CONF_DONE e JTAG dedicados (TCK, TMS, TDO, TDI) estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Certifique-se de que todas as especificações de tempo são atendidas
A versão do software Quartus II que você estava usando e a mensagem de erro apareceu na janela da mensagem quando este problema foi encontrado
O FPGA de peça que você estava usando quando este problema foi encontrado
Captura de tela de sinais nCONFIG, nSTATUS, TDO, TDI e TCK sondadas no FPGA final
Especifique se você está executando a configuração de um único dispositivo ou de vários dispositivos. Para configuração de vários dispositivos, liste os dispositivos conectados na cadeia
Especifique suas observações após executar as estratégias depuração recomendadas
JTAG
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos MSEL estão ligados ao VCC ou ao solo. Não deixe os pinos MSEL flutuando.
Os pinos nCE, nCONFIG, nSTATUS CONF_DONE e JTAG dedicados (TCK, TMS, TDO, TDI) estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Certifique-se de que todas as especificações de tempo são atendidas
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
Estratégia |
Implicações |
|---|---|
Baixe uma versão mais recente do software Quartus® II. Regenere o arquivo de programação e reconfigure o FPGA usando o novo arquivo de programação. |
O software Quartus II mais recente pode ter uma correção de erros. |
Verifique a integridade do sinal dos sinais JTAG dedicados |
O ruído nas linhas/barramento interromperá o processo de configuração e causará corrupção de dados. Se os dados estiverem corrompidos durante a configuração, o FPGA detecta um erro de configuração e baixa o pino nSTATUS. |
Certifique-se de que não há dispositivo externo que conduza o pino nSTATUS |
Ao conduzir o pino nSTATUS com um dispositivo externo, o pino será baixa inesperadamente e isso interromperá o processo de configuração |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando e a mensagem de erro apareceu na janela da mensagem quando este problema foi encontrado
O FPGA de peça que você estava usando quando este problema foi encontrado
Captura de tela de sinais nCONFIG, nSTATUS, TDO, TDI e TCK sondadas no FPGA final
Especifique se você está executando a configuração de um único dispositivo ou de vários dispositivos. Para configuração de vários dispositivos, liste os dispositivos conectados na cadeia
Especifique suas observações após executar as estratégias depuração recomendadas
Ativo serial (AS), Paralelo Ativo (AP), Serial passivo (PS), Paralelo Passivo Rápido (FPP)
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
Estratégia
Implicações
Baixe uma versão mais recente do software Quartus® II. Regenere o arquivo de programação e reprograme e verifique o dispositivo de configuração ou flash usando o novo arquivo de programação.
O software Quartus II mais recente pode ter uma correção de erros.
Verifique a integridade do sinal dos sinais DCLK e linha/barramento DE DADOS
O ruído nas linhas/barramento interromperá o processo de configuração e causará corrupção de dados. Se os dados estiverem corrompidos durante a configuração, o FPGA detecta um erro de configuração e baixa o pino nSTATUS.
Certifique-se de que não há dispositivo externo que conduza o pino nSTATUS
Ao conduzir o pino nSTATUS com um dispositivo externo, o pino será baixa inesperadamente e isso interromperá o processo de configuração
Os pinos MSEL estão vinculados à configuração MSEL correta de acordo com o manual do dispositivo
Os pinos nCE, nCONFIG, nSTATUS e CONF_DONE estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Certifique-se de que todas as especificações de tempo são atendidas
Certifique-se de que o dispositivo flash suportado seja usado
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
1. Uma versão do software Quartus II que você estava usando quando este problema foi encontrado
2. O número FPGA peça que você estava usando quando este problema foi encontrado
3. Uma captura de tela de nCONFIG, nSTATUS, DCLK e sinais de linha/barramento DE DADOS sondadas no FPGA final
4. Especifique se você está executando a configuração de dispositivo único ou multi-dispositivo. Para configuração de vários dispositivos, liste os dispositivos conectados na cadeia
5. Especifique suas observações após executar as estratégias depuração recomendadas
Paralelo ativo (AP)
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos MSEL estão vinculados à configuração de AP correta de acordo com o manual do dispositivo
Os pinos nCE, nCONFIG, nSTATUS e CONF_DONE estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Certifique-se de que o dispositivo flash suportado seja usado/li>
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
Estratégia |
Implicações |
|---|---|
Baixe uma versão mais recente do software Quartus® II. Regenere o arquivo de programação e reprograme e verifique o flash usando o novo arquivo de programação. |
O software Quartus II mais recente pode ter uma correção de erros. |
Verifique a integridade do sinal dos sinais DCLK, barramento de DADOS e flash de controle |
O ruído nas linhas/barramento interromperá o processo de configuração e causará corrupção de dados. Se os dados estiverem corrompidos durante a configuração, o FPGA detecta um erro de configuração e baixa o pino nSTATUS. |
Certifique-se de que o endereço de byte dos dados de configuração está definido como 0x020000 durante a geração de arquivos de programação. O endereço de inicialização de configuração padrão é 0x010000 endereçamento de palavra de 16 bits, equivalente 0x020000 endereçamento de byte de 8 bits no dispositivo de memória flash suportada |
A configuração de endereço incorreta no arquivo de programação faz com que o FPGA leia os dados errados/inválidos do flash paralelo |
Certifique-se de que não há dispositivo externo que conduza o pino nSTATUS |
Ao conduzir o pino nSTATUS com um dispositivo externo, o pino será baixa inesperadamente e isso interromperá o processo de configuração |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando quando este problema foi encontrado
O FPGA e o número da peça do dispositivo flash que você estava usando quando este problema foi encontrado
Uma captura de tela de sinais de barramento nCONFIG, nSTATUS, DCLK e DATA foi sondada no FPGA final
Especifique se você está executando a configuração de um único dispositivo ou de vários dispositivos. Para configuração de vários dispositivos, liste os dispositivos conectados na cadeia
Especifique suas observações após executar as estratégias depuração recomendadas
Ativo serial (AS)
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos MSEL estão vinculados à configuração como correta de acordo com o manual do dispositivo
Os pinos nCE, nCONFIG, nSTATUS e CONF_DONE estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
Estratégia |
Implicações |
|---|---|
Baixe uma versão mais recente do software Quartus® II. Regenere o arquivo de programação e reprograme e verifique o dispositivo de configuração usando o novo arquivo de programação. |
O software Quartus II mais recente pode ter uma correção de erros. |
Verifique a integridade do sinal dos sinais nCS, DCLK e DADOS |
O ruído nas linhas/barramento interromperá o processo de configuração e causará corrupção de dados. Se os dados estiverem corrompidos durante a configuração, o FPGA detecta um erro de configuração e baixa o pino nSTATUS. |
Certifique-se de que não há dispositivo externo que conduza o pino nSTATUS |
Ao conduzir o pino nSTATUS com um dispositivo externo, o pino será baixa inesperadamente e isso interromperá o processo de configuração |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando quando este problema foi encontrado
O FPGA e o número da peça do dispositivo de configuração que você estava usando quando este problema foi encontrado
Captura de tela de sinais nCONFIG, nSTATUS, DCLK e DADOS sondadas no FPGA final
Especifique se você está executando a configuração de um único dispositivo ou de vários dispositivos. Para configuração de vários dispositivos, liste os dispositivos conectados na cadeia
Especifique suas observações após executar as estratégias depuração recomendadas
JTAG
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos MSEL estão ligados ao VCC ou ao solo. Não deixe os pinos MSEL flutuando.
Os pinos NCE, nCONFIG, nSTATUS, CONF_DONE e JTAG dedicados (TCK, TMS, TDO, TDI) estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Certifique-se de que todas as especificações de tempo sejam atendidas
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
Estratégia |
Implicações |
|---|---|
Baixe uma versão mais recente do software Quartus® II. Regenere o arquivo de programação e reconfigure o FPGA usando o novo arquivo de programação. |
O software Quartus II mais recente pode ter uma correção de erros. |
Verifique a integridade do sinal dos sinais JTAG dedicados |
O ruído nas linhas/barramento interromperá o processo de configuração e causará corrupção de dados. Se os dados estiverem corrompidos durante a configuração, o FPGA detecta um erro de configuração e baixa o pino nSTATUS. |
Certifique-se de que não há dispositivo externo que conduza o pino nSTATUS |
Ao conduzir o pino nSTATUS com um dispositivo externo, o pino será baixa inesperadamente e isso interromperá o processo de configuração |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando e a mensagem de erro aparece na janela da mensagem quando este problema foi encontrado
O FPGA de peça que você estava usando quando este problema foi encontrado
Captura de tela de sinais nCONFIG, nSTATUS, TDO, TDI e TCK sondadas no FPGA final
Especifique se você está executando a configuração de um único dispositivo ou de vários dispositivos. Para configuração de vários dispositivos, liste os dispositivos conectados na cadeia
Especifique suas observações após executar as estratégias depuração recomendadas
Passivo serial (PS), paralelo passivo rápido (FPP)
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos MSEL estão vinculados à configuração PS/FPP correta de acordo com o manual do dispositivo
Os pinos nCE, nCONFIG, nSTATUS e CONF_DONE estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Certifique-se de que todas as especificações de tempo são atendidas
Certifique-se de que o dispositivo flash suportado seja usado
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
Estratégia |
Implicações |
|---|---|
Baixe uma versão mais recente do software Quartus® II. Regenere o arquivo de programação e reprograme e verifique o flash usando o novo arquivo de programação. |
O software Quartus II mais recente pode ter uma correção de erros. |
Verifique a integridade do sinal dos sinais DCLK, linha/barramento de DADOS e flash |
O ruído nas linhas/barramento interromperá o processo de configuração e causará corrupção de dados. Se os dados estiverem corrompidos durante a configuração, o FPGA detecta um erro de configuração e baixa o pino nSTATUS. |
Certifique-se de que não há dispositivo externo que conduza o pino nSTATUS |
Ao conduzir o pino nSTATUS com um dispositivo externo, o pino será baixa inesperadamente e isso interromperá o processo de configuração |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando quando este problema foi encontrado
O FPGA e o número da peça do dispositivo flash que você estava usando quando este problema foi encontrado
Captura de tela de nCONFIG, nSTATUS, DCLK e sinais de linha/barramento DE DADOS sondadas no FPGA final
Especifique se você está executando a configuração de um único dispositivo ou de vários dispositivos. Para configuração de vários dispositivos, liste os dispositivos conectados na cadeia
Especifique suas observações após executar as estratégias depuração recomendadas
Ativo serial (AS)
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos MSEL estão vinculados à configuração como correta de acordo com o manual do dispositivo
Os pinos nCE, nCONFIG, nSTATUS e CONF_DONE estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
Estratégia |
Implicações |
|---|---|
Baixe uma versão mais recente do software Quartus® II. Regenere o arquivo de programação e reprograme e verifique o dispositivo de configuração usando o novo arquivo de programação. |
O software Quartus II mais recente pode ter uma correção de erros. |
Verifique a integridade do sinal dos sinais nCS, DCLK e DATA, certifique-se de que há atividade nesses sinais entre o FPGA e o dispositivo de configuração |
O ruído nas linhas/barramento interromperá o processo de configuração e causará corrupção de dados. Se os dados estiverem corrompidos durante a configuração, o FPGA detecta um erro de configuração e baixa o pino nSTATUS. |
Certifique-se de que não há carga de capacitância ou dispositivo externo que possa causar o atraso no CONF_DONE pino |
Atrasar ou carregar o pino CONF_DONE causaria a falha CONF_DONE alta dentro da janela de sincronização válida |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando quando este problema foi encontrado
O FPGA e o número da peça do dispositivo de configuração que você estava usando quando este problema foi encontrado
Captura de tela de sinais nCONFIG, nSTATUS, DCLK e DADOS sondadas no FPGA final
Especifique se você está executando a configuração de um único dispositivo ou de vários dispositivos. Para configuração de vários dispositivos, liste os dispositivos conectados na cadeia
Especifique suas observações após executar as estratégias depuração recomendadas
JTAG
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos MSEL estão ligados ao VCC ou ao solo. Não deixe os pinos MSEL flutuando.
Os pinos NCE, nCONFIG, nSTATUS, CONF_DONE e JTAG dedicados (TCK, TMS, TDO, TDI) estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Certifique-se de que todas as especificações de tempo são atendidas
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
Estratégia |
Implicações |
|---|---|
Baixe uma versão mais recente do software Quartus® II. Regenere o arquivo de programação e reconfigure o FPGA usando o novo arquivo de programação. |
O software Quartus II mais recente pode ter uma correção de erros. |
Verifique a integridade do sinal dos sinais JTAG dedicados |
O ruído nas linhas/barramento interromperá o processo de configuração e causará corrupção de dados. Se os dados estiverem corrompidos durante a configuração, o FPGA detecta um erro de configuração e baixa o pino nSTATUS. |
Certifique-se de que não há carga de capacitância ou dispositivo externo que possa causar o atraso no CONF_DONE pino |
Atrasar ou carregar o pino CONF_DONE causaria a falha CONF_DONE alta na janela de sincronização válida |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando e a mensagem de erro apareceu na janela da mensagem quando este problema foi encontrado
O FPGA de peça que você estava usando quando este problema foi encontrado
Captura de tela de sinais nCONFIG, nSTATUS, TDO, TDI e TCK sondadas no FPGA final
Especifique se você está executando a configuração de um único dispositivo ou de vários dispositivos. Para configuração de vários dispositivos, liste os dispositivos conectados na cadeia
Especifique suas observações após executar as estratégias depuração recomendadas
Passivo serial (PS), paralelo passivo rápido (FPP)
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos MSEL estão vinculados à configuração correta de AP/PS/FPP de acordo com o manual do dispositivo
Os pinos nCE, nCONFIG, nSTATUS e CONF_DONE estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Certifique-se de que todas as especificações de tempo são atendidas
Certifique-se de que o dispositivo flash suportado seja usado
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
| Implicações | da estratégia |
|---|---|
| Baixe uma versão mais recente do software Quartus® II. Regenere o arquivo de programação e reprograme e verifique o flash usando o novo arquivo de programação. | O software Quartus II mais recente pode ter uma correção de erros. |
| Verifique a integridade do sinal dos sinais DCLK, linha/barramento de DADOS e flash | O ruído nas linhas/barramento interromperá o processo de configuração e causará corrupção de dados. Se os dados estiverem corrompidos durante a configuração, o FPGA detecta um erro de configuração e baixa o pino nSTATUS. |
| Certifique-se de que não há carga de capacitância ou dispositivo externo que possa causar o atraso no CONF_DONE pino | Atrasar ou carregar o pino CONF_DONE causaria a falha CONF_DONE alta dentro da janela de sincronização válida |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando quando este problema foi encontrado
O FPGA e o número da peça do dispositivo flash que você estava usando quando este problema foi encontrado
Captura de tela de nCONFIG, nSTATUS, DCLK e sinais de linha/barramento DE DADOS sondadas no FPGA final
Especifique se você está executando a configuração de um único dispositivo ou de vários dispositivos. Para configuração de vários dispositivos, liste os dispositivos conectados na cadeia
Especifique suas observações após executar as estratégias depuração recomendadas
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos nCE, nCONFIG e nSTATUS são conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
| Implicações | da estratégia |
|---|---|
| Verifique o contato de solda entre o FPGA e a superfície da placa | Os pinos nCONFIG e nSTATUS não serão lançados se o FPGA não estiver corretamente ligado ou o FPGA não sair com sucesso por POR |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
O FPGA de peça que você estava usando quando este problema foi encontrado
Uma captura de tela das tensões (por exemplo, tensão do núcleo, tensão de configuração) aumenta a partir do estágio de energização
Especifique se você está executando a configuração de um único dispositivo ou de vários dispositivos. Para configuração de vários dispositivos, liste os dispositivos conectados na cadeia
Especifique suas observações após executar as estratégias depuração recomendadas
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos MSEL estão vinculados à configuração de configuração de AS de acordo com o manual do dispositivo
Os pinos JTAG dedicados (TCK, TMS, TDO, TDI) estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores pull-up/pull-down são necessários, certifique-se de que os valores de resistor estão corretos
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
| Implicações | da estratégia |
|---|---|
| Certifique-se de que o cabo de programação está ligado e conectado ao FPGA corretamente | O programador Quartus® II não pode ler/gravar qualquer informação de/para o dispositivo EPCS se a fonte de alimentação ou a interface não estáveis. |
| Verifique se o dispositivo EPCS pode ser programado através de um cabo de programação AS. | Isso é para garantir a funcionalidade do dispositivo EPCS. Ignore esta etapa se você não para capaz de testar com um cabo de programação AS devido à restrição em seu hardware. |
| Certifique-se de que a imagem SFL exista FPGA antes que o dispositivo EPCS seja programado | Se a ponte SFL não existir no FPGA, o programador Quartus II não poderá acessar a interface ASMI no FPGA para programar o dispositivo EPCS |
| Após a imagem SFL ser configurada para o FPGA, sem que o dispositivo tente realizar a detecção automática no programador Quartus II | Se apenas o FPGA para detectado, significa que o programador Quartus II não pode acessar uma interface ASMI do FPGA através da ponte SFL, ou o programador Quartus II não é capaz de detectar uma interface entre o EPCS e o FPGA através do ASMI. Verifique uma fonte de alimentação e uma interface de ambos os dispositivos, ou use o SFL da versão mais recente do software Quartus II Se o FPGA e o EPCS são detectados, isso é provavelmente um problema de integridade de sinal. Verifique a integridade do sinal dos pinos DATA0, DCLK, nCS e ASDO. O ruído nesses locais de sinal interromperá o processo de programação EPCS |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando quando este problema foi encontrado
Uma captura de tela da mensagem de erro mostrada na janela de mensagem Quartus II
A densidade de EPCS (por exemplo, EPCS64 ou EPCS128) que você estava usando quando este problema foi encontrado
Especifique suas observações após executar as estratégias depuração recomendadas
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos nCE, nCONFIG, nSTATUS e CONF_DONE estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Certifique-se de que o dispositivo flash suportado seja usado
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
| Implicações | da estratégia |
|---|---|
| Certifique-se de que o cabo de programação está ligado e conectado ao FPGA corretamente | O programador Quartus® II não pode ler/gravar qualquer informação de/para o dispositivo flash se a fonte de alimentação ou a interface não estáveis. |
| Certifique-se de que a imagem PFL exista no CPLD MAX II ou no FPGA antes do dispositivo flash ser programado | Se a ponte PFL não existir no CPLD MAX II ou no FPGA, o software Quartus II não poderá acessar o flash do dispositivo |
| Após a imagem PFL ser configurada para o FPGA, sem que o dispositivo tente realizar a detecção automática no programador Quartus II | Se apenas FPGA for detectado, significa que o programador Quartus II não pode acessar o dispositivo flash através da ponte PFL. Verifique uma fonte de alimentação e uma interface entre o CPLD MAX II ou FPGA e os dispositivos flash, ou use o PFL da versão mais recente do software Quartus II. Se o FPGA e o EPCS são detectados, é provavelmente um problema de integridade de sinal. Verifique a integridade do sinal da linha/barramento DATA, DCLK, os pinos de sinal de controle. O ruído nesses locais de sinal interromperá o processo de programação flash |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando quando este problema foi encontrado
Uma captura de tela da mensagem de erro mostrada na janela de mensagem Quartus II
O dispositivo flash (por exemplo, Numonyx de 512 MB, spansion de 128 MB etc.) que você estava usando quando este problema foi encontrado
Especifique suas observações após executar as estratégias depuração recomendadas
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos MSEL estão vinculados à configuração MSEL correta de acordo com o manual do dispositivo
Os pinos nCE, nCONFIG, nSTATUS e CONF_DONE estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
| Implicações | da estratégia |
|---|---|
| A geração de bitstream Quartus® II pode estar contribuindo para o problema. Baixe uma versão mais recente do software Quartus II. Regenere o arquivo de programação e reconfigure o FPGA ou reprograme e verifique o flash usando o novo arquivo de programação | O software Quartus II mais recente pode ter uma correção de erros |
| Certifique-se CONF_DONE pino de CONF_DONE não está sendo atrasado. Certifique-se de que não há carga de capacitância extra no CONF_DONE rastreamento Use uma configuração de bit da opção avançada para adicionar os bytes de bitstream pós-dispositivo Para configuração de AS, use uma configuração de bit de opção avançada para desabilitar a verificação de CONF_DONE de erro ou alterar a contagem de comprimento do programa |
O atraso no CONF_DONE faz com que o dispositivo perca a janela de detecção CONF_DONE e o erro de configuração Nota: se a verificação de erro CONF_DONE estiver desabilitada, o FPGA não verificará se o CONF_DONE sobe corretamente dentro da janela de sincronização válida. |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando quando este problema foi encontrado
O FPGA de peça que você estava usando quando este problema foi encontrado
Conecte os arquivos de programação descompactados e compactados
Uma descrição de quando a falha começou a acontecer e os sintomas de falha. Por exemplo, a configuração começou a falhar no início/no final do ciclo de programação.
Captura de tela de nCONFIG, nSTATUS, DCLK e sinais de linha/barramento DE DADOS sondadas no FPGA final
Especifique se você está executando a configuração de um único dispositivo ou de vários dispositivos. Para configuração de vários dispositivos, liste os dispositivos conectados na cadeia
Especifique suas observações após executar as estratégias depuração recomendadas
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos MSEL estão vinculados à configuração MSEL correta de acordo com o manual do dispositivo
Os pinos nCE, nCONFIG, nSTATUS e CONF_DONE estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
| Implicações | da estratégia |
|---|---|
| A geração de bitstream Quartus® II pode estar contribuindo para este problema. Baixe uma versão mais recente do software Quartus II. Regenere o arquivo de programação e reconfigure o FPGA ou reprograme e verifique o flash usando o novo arquivo de programação | O software Quartus II mais recente pode ter uma correção de erros |
| Certifique-se CONF_DONE pino de CONF_DONE não está sendo atrasado. Certifique-se de que não há carga de capacitância extra no CONF_DONE rastreamento Use uma configuração de bit da opção avançada para adicionar os bytes de bitstream pós-dispositivo Para configuração de AS, use uma configuração de bit de opção avançada para desabilitar a verificação de CONF_DONE de erro ou alterar a contagem de comprimento do programa |
O atraso no CONF_DONE faz com que o dispositivo perca a janela de detecção CONF_DONE e o erro de configuração Nota: se a verificação de erro CONF_DONE estiver desabilitada, o FPGA não verificará se o CONF_DONE sobe corretamente dentro da janela de sincronização válida. |
| Certifique-se de que o dispositivo está programado com êxito antes de executar a configuração com o arquivo criptografado | Se a chave não estiver presente no dispositivo, o dispositivo não poderá descriptografar o arquivo criptografado |
| Certifique-se de que a mesma chave é usada para fazer a criptografia de arquivos e programar o dispositivo | Se a chave não for compatível, o dispositivo não poderá descriptografar o arquivo criptografado |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando quando este problema foi encontrado
O FPGA de peça que você estava usando quando este problema foi encontrado
Conecte os arquivos de programação descompactados e compactados
Uma descrição de quando a falha começou a acontecer e os sintomas de falha. Por exemplo, a configuração começou a falhar no início/no final do ciclo de programação.
Captura de tela de nCONFIG, nSTATUS, DCLK e sinais de linha/barramento DE DADOS sondadas no FPGA final
Especifique se você está executando a configuração de um único dispositivo ou de vários dispositivos. Para configuração de vários dispositivos, liste os dispositivos conectados na cadeia
Especifique suas observações após executar as estratégias depuração recomendadas
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos nCE, nCONFIG, nSTATUS CONF_DONE e JTAG dedicados (TCK, TMS, TDO, TDI) estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
| Implicações | da estratégia |
|---|---|
| Baixe uma versão mais recente do software Quartus® II. Regenere o arquivo de programação e reconfigure o FPGA usando o novo arquivo de programação | O software Quartus II mais recente pode ter uma correção de erros |
| Certifique-se de que o dispositivo não está programado com a chave não volátil antes de executar a programação da chave volátil | Quando uma chave não volátil (uma vez programável) para programada no dispositivo, você não pode programar uma chave volátil |
| Certifique-se de que o VCCBAT está ligado corretamente | O VCCBAT é uma fonte de alimentação dedicada para armazenamento de chaves voláteis. O registro volátil não será ligado se não houver nenhuma fonte de VCCCBAT. |
| Certifique-se de que a mesma configuração (mesma placa, cabo de download e a versão do software Quartus II) seja capaz de executar a programação JTAG antes de executar a programação de teclas voláteis | Se a programação JTAG falhar, então não será uma falha específica de programação de chaves voláteis. |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando quando este problema foi encontrado
O FPGA de peça que você estava usando quando este problema foi encontrado
Uma captura de tela da mensagem de erro mostrada na janela de mensagem Quartus II
Especifique suas observações após executar as estratégias depuração recomendadas
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Os pinos nCE, nCONFIG, nSTATUS CONF_DONE e JTAG dedicados (TCK, TMS, TDO, TDI) estão conectados de acordo com a configuração recomendada no manual do dispositivo. Se os resistores puxar para cima/puxar para baixo são necessários, certifique-se de que os valores do resistor estejam corretos.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
| Implicações | da estratégia |
|---|---|
| Baixe uma versão mais recente do software Quartus® II. Regenere o arquivo de programação e reconfigure o FPGA usando o novo arquivo de programação | O software Quartus II mais recente pode ter uma correção de erros |
| Certifique-se de que o dispositivo não está programado com a chave não volátil antes de executar a programação da chave volátil | Quando uma chave não volátil (uma vez programável) para programada no dispositivo, você não pode programar uma chave volátil |
| Certifique-se de que a frequência de programação da chave não volátil (frequência JTAG TCK) está definida de acordo com as especificações | A frequência de TCK JTAG não regulada interromperia a programação de poly-fuse. |
| Certifique-se de que o cabo de download adequado (por exemplo, tecnologias Ethernet Blaster ou JTAG) seja usado para a programação de chaves não voláteis. | Um cabo de download sem suporte não permitirá a programação da chave não volátil |
| Certifique-se de que a mesma configuração (mesma placa, cabo de download e a versão do software Quartus II) seja capaz de executar a programação JTAG antes de executar a programação de teclas voláteis | Se a programação JTAG falhar, então não será uma falha específica de programação de chaves voláteis. Nota: Retorne à página inicial do Solucionador de Configurações para selecionar falhas relacionadas ao JTAG. |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando quando este problema foi encontrado
O FPGA de peça que você estava usando quando este problema foi encontrado
Uma captura de tela da mensagem de erro mostrada na janela de mensagem Quartus II
Especifique suas observações após executar as estratégias depuração recomendadas
Lista
Antes de continuar a depurar seu problema, você é aconselhado a usar esta lista de verificação para verificar se você seguiu a configuração de configuração recomendada no seu design.
Como fontes de alimentação são intensificadas até o nível de tensão adequado de acordo com a ficha técnica do dispositivo e são estáveis durante toda a operação
Estratégias de depuração
A tabela a seguir lista algumas estratégias de depuração recomendadas para reduzir a causa raiz do seu problema. Você é aconselhado a passar por cada estratégia e realizar a verificação de acordo.
| Implicações | da estratégia |
|---|---|
| Certifique-se de habilitar o bloco de atualização remota em seu projeto | Se o bloco de atualização remota não estiver habilitado, você não poderá usar o recurso de atualização remota |
| Certifique-se de que a lógica do usuário está de acordo com o contorno especificado no guia do usuário altremote_update megafunção (Consulte o manual do dispositivo sobre como habilitar o bloco de atualização remota em seu projeto) | Algumas das interfaces podem não funcionar corretamente quando você muda para outras imagens do aplicativo |
| Certifique-se de que você atribuiu o endereço de início certo para a página do seu aplicativo. Consulte manual e notas de aplicativo relacionadas para obter mais informações sobre como atribuir o endereço de início certo. | O dispositivo não pode carregar a imagem adequada se o endereço inicial do aplicativo para atribuído incorretamente |
| Certifique-se de que o endereço inicial da página do seu aplicativo está escrito corretamente no circuito de atualização remota. Use o param certo[2.0], afirme o write_param para um ciclo de clock e certifique-se de que os dados no barramento de entrada data_in estão estáveis antes que write_param seja afirmado. | O dispositivo não pode carregar a imagem do aplicativo adequada se o endereço inicial da imagem do aplicativo estiver escrito em erro |
| Certifique-se de que você aciona a entrada de reconfiguração da altremote_update para pelo menos um ciclo de clock. Consulte o manual ou o guia do usuário para obter especificações relacionadas (se houver) na porta de entrada de reconfiguração da altremote_update megafunção | Isso garante que o dispositivo seja capaz de detectar a borda positiva nCONFIG para iniciar uma reconfiguração |
Se o seu problema ainda persistir, você pode entrar em contato com nosso suporte técnico por meio do meuSupport para obter mais assistência. Após enviar uma solicitação de serviço ao meuSupport, forneça as seguintes informações:
A versão do software Quartus II que você estava usando quando este problema foi encontrado
O FPGA de peça que você estava usando quando este problema foi encontrado
Uma captura de tela do SignalTap II na operação de gravação do endereço inicial da imagem do aplicativo
Frequência do clock fornecida para uma altremote_update megafunção
Especifique suas observações após executar as estratégias depuração recomendadas
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