Portal de atualização da placa com Nios® II com EPCQ

Recomendado para:

  • Dispositivo: Cyclone® V

  • Quartus®: v15.1

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Este exemplo de design é um design do Web Server Board Update Portal (BUP), que contém um processador Nios II e um Intel® FPGA IP para o Mac (Triple Speed Ethernet Media Access Control). O exemplo de projeto implementa recursos básicos de configuração remota em sistemas Nios II com EPCQ para dispositivos Cyclone® V E FPGA dispositivo.

O projeto pode obter um endereço IP de qualquer servidor DHCP e servir uma página da Web desde o flash na placa até qualquer computador host na mesma rede. A página da Web permite que você carregue novos designs FPGA hardware do usuário e software do usuário, ao mesmo tempo em que você também pode desencadear a reconfiguração da imagem de fábrica para a imagem do usuário através da página da web.

Usando este exemplo de projeto

Este design é executado em Cyclone V E FPGA de desenvolvimento. Para executar este exemplo, baixe o pacote de instalação da Intel FPGA design store. Siga as instruções contidas no guia de referência para executar o projeto.

Se você não executar o exemplo de projeto, consulte o FTA para depurar e encontrar a causa raiz possível. Se você quiser migrar o design para outros kits de desenvolvimento, consulte a diretriz de migração de projetos para obter detalhes.

Especificações de projeto

O design contém os seguintes componentes:

  • Altera® Serial Flash Controller
  • Altera loop bloqueado por fase (PLL)
  • Altera atualização remota
  • JTAG UART
  • Nios II Gen2 Processor
  • Memória on-chip (RAM ou ROM)
  • PIO (E/S paralela)
  • Redefinir o controlador
  • Controlador DMA de coleta de dispersão
  • Periférico de ID do sistema
  • Ethernet de velocidade tripla

Diagrama de blocos

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