O filtro de resposta de impulso finito (FIR) é um algoritmo comum usado em sistemas de processamento de sinal digital (DSP). Neste exemplo, um filtro FIR foi integrado em um único componente SOPC Builder contendo Avalon® memória mapeada (Avalon-MM) de leitura e gravação. Os hosts de leitura são responsáveis por fornecer o filtro com dados de entrada, enquanto os hosts de gravação são responsáveis por escrever a resposta do filtro de volta à memória. Como o filtro tem Avalon recursos de hospedagem, você não precisa usar um mecanismo separado de acesso direto à memória (DMA) para realizar a operação do filtro.
Quando um filtro é implementado em software, ele requer muitos ciclos de clock para concluir o cálculo de uma única saída. Usando um FPGA, todas essas operações podem ocorrer simultaneamente com até uma saída calculada a cada ciclo de clock. Você pode implementar algoritmos computacionais complexos no hardware para:
- Aumente o desempenho geral do sistema
- Descarrega o processador Nios® II integrado para que ele possa executar outras tarefas
- Reduza a frequência geral do projeto para reduzir o consumo de energia
Para compilar o software, você deve ter o Nios II de design embarcado (EDS) instalado. Você pode fazer o download gratuitamente.
Embora este design execute operações de filtro, você também pode reutilizar o acelerador para suas próprias transformadas de dados. Basta remover o bloco de transformação contendo o filtro FIR e substituí-lo por sua própria lógica personalizada. Você também pode reutilizar o software de controle DMA. Para obter mais informações sobre a substituição do filtro FIR, consulte o arquivo transform.v fornecido com o design de exemplo.
Especificações de design de hardware
- Nios de desenvolvimento, Cyclone® II ou Stratix® II FPGA Edition
- Nios II núcleo: Nios II/f habilitado para depuração, cache de I de 4 KB, cache D de 2 KB
- SSRAM: 2 MB
- SDRAM DDR: 32 MB
- Temporizador de timestamp: resolução de 10 eua
- JTAG UART
- Loop bloqueado por fase (PLL)
- ID do sistema
- Acelerador de hardware FIR personalizado com hosts Avalon-MM
- Também suporta kit de desenvolvimento de sistemas embarcados, Cyclone® III Edition (3C120) e kit de avaliação Nios II embarcado, Cyclone III Edition (3C25)
Resultados de aceleração de hardware
Neste exemplo (Figura 1), o acelerador de hardware é capaz de operar mais de 500 vezes mais rápido do que o algoritmo FIR equivalente compilado para o Nios II processador.
Usando este exemplo de projeto
Baixe o FIR acelerado com exemplo de design DMA integrado (arquivo.zip)
Baixe a FIR acelerada com o exemplo de design de DMA integrado README (arquivo.txt)
O uso deste design é regido e sujeito aos termos e condições do Contrato de licença de exemplo de projeto intel®Design Example .
O arquivo .zip contém todos os arquivos de hardware e software necessários para reproduzir o exemplo, bem como um arquivo readme.txt. O arquivo readme.txt contém instruções para re-construir o design.