Ethernet
Os protocolos de interface permitem conectividade de chip para chip, de placa para placa ou caixa a caixa nos projetos do sistema. As soluções de propriedade intelectual de protocolo (IP) da Intel e de nossos parceiros atendem às necessidades de um amplo espectro de aplicações e aproveitam os transceptores integrados em nossos dispositivos FPGA e ASIC. As soluções de protocolo de interface são fornecidas como núcleos IP licenciáveis e designs de referência, bem como megafunções sem custo e exemplos de projeto.
Visite a seção Protocolos de transceptor para saber mais sobre os transceptores integrados e suas soluções de protocolo de interface de suporte.
Exemplos de projeto |
Alvo do dispositivo |
Kits de desenvolvimento suportados |
Compatível com Qsys |
Versão Quartus II |
|---|---|---|---|---|
Interface de restrição RGMII de Ethernet de velocidade tripla com o recurso de atraso de PHY externo |
Cyclone® II, Cyclone III, Cyclone III LS, Cyclone IV GX, Stratix® II, Stratix II GX, Stratix III, Stratix IV, Arria® GX, Arria® II GX |
Stratix iv GX FPGA de desenvolvimento, Arria II GX FPGA kit de desenvolvimento |
- |
10.1 |
Stratix IV GX |
Stratix IV GX FPGA de desenvolvimento |
✓ |
12.1 |
|
Cyclone III, Stratix IV GX |
Nios II Kit de avaliação embarcada (NEEK), Cyclone III Edition, Kit de desenvolvimento de sistemas embarcados, Cyclone III Edition, kit de desenvolvimento Stratix IV GX FPGA, kit de desenvolvimento CV GT FPGA |
✓ |
12.0 |
|
Nios II: sistema de processador Ethernet de velocidade tripla |
Cyclone III |
Kit de desenvolvimento de sistemas embarcados, Cyclone III Edition, Stratix IV GX FPGA de desenvolvimento |
- |
13.1 |
Cyclone III |
Nios II kit de avaliação embarcada (NEEK), Cyclone III Edition |
- |
10.1 |
|
TSE: Implemente a sequência de reinicialização no TSE usando ALTGX como transceptor |
Stratix IV GX |
- |
- |
9.1 SP1 |
TSE: Implemente a sequência de reinicialização no TSE usando ALTLVDS como transceptor |
Stratix IV GX |
- |
- |
9.1 SP1 |
Stratix IV GX, Arria II GX |
- |
- |
9.1 SP1 |