MAX® ii e MAX de design CPLD

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Os exemplos mostrados nas Tabelas 1 a 5 demonstram vários recursos das famílias CPLD MAX II e MAX de baixa potência usando o software Quartus® II ou MAX+PLUS® II. Para obter mais informações sobre os diferentes métodos de entrada de projeto, consulte os arquivos de ajuda no Quartus II ou no software MAX+PLUS II.

Esses exemplos de design são destinados apenas para dispositivos Intel® FPGA dispositivos. Os exemplos são fornecidos com base em "como estão" e não vêm com garantias.

Cada exemplo de projeto nas Tabelas 1 a 3 inclui o seguinte:

  • Código fonte em Verilog
  • Testbench em Verilog
  • Os arquivos de projeto e arquivos de programa para a placa de demonstração MDN B2 ou MDN B3 (o elemento lógico (LE) e os recursos de E/S mostrados nas Tabelas 1 a 3 são derivados de compilações de projeto usando o software Quartus II versão 7.2)
  • Arquivo de projeto de software ModelSim* 6.1d web Edition com testbench, arquivos de imagem de onda
    • Arquivo de simulação não incluído para grandes simulações
  • Documentação

Exemplos adicionais estão disponíveis na página MAX II de design de referência.

Os exemplos MAX II e MAX CPLD na Tabela 5 são agrupados por funcionalidade. Clique no método de entrada do projeto para ver o exemplo de projeto.

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