HdL Verilog: 1x64 Shift Register

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Este exemplo descreve um registro de deslocamento longo de 64 bits de largura de bit único no HDL Verilog. As ferramentas de síntese detectam grupos de registradores de turnos e inferem altshift_taps megafunção, dependendo da arquitetura do dispositivo de destino.

Figura 1. Diagrama de alto nível de registro de 1 x 64 turnos.

Baixe os arquivos usados neste exemplo:

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A Tabela 1 lista as portas e fornece uma descrição para cada uma.

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