HdL Verilog: Adder/Subtrator

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Este exemplo descreve um design de duas entradas, 8 bits adder/subtrator no HDL Verilog. A unidade de design alterna dinamicamente entre operações de adicionar e subtrair com uma add_sub de entrada.

Figura 1. Diagrama de alto nível de Adder/Subtrator.

Baixe os arquivos usados neste exemplo:

Tabela 1. Lista de portas Adder/Subtrator

Descrição do tipo do nome da porta
dataa[7:0], datab[7:0] Entrada Entradas de dados de 8 bits
add_sub Entrada Porta de entrada para habilitar comutação dinâmica entre operações de adicionar e subtrair
Clk Entrada Entrada de clock
resultado[8:0] Saída Saída de dados de 8 bits e um bit de transporte/empréstimo mais significativo (MSB)
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