Este exemplo descreve uma árvore adder binária de 16 bits no HDL Verilog. Para dispositivos com tabelas de pesquisa de 4 entradas em elementos lógicos (LEs), usar uma estrutura de árvore de forragem binária pode melhorar significativamente o desempenho.
Baixe os arquivos usados neste exemplo:
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A Tabela 1 lista as portas no design da árvore de forragem binária.
Tabela 1. Listagem de porta de árvore de Adder binária
| Descrição do tipo do | nome da | porta |
|---|---|---|
| A[15:0], B[15:0], C[15:0], D[15:0], E[15:0] | Entrada | Entradas de dados de 16 bits |
| Clk | Entrada | Entrada de clock |
| out[15:0] | Saída | Saída de dados de 16 bits |