HDL Verilog: RAM sincronizada com clock duplo

author-image

Por

Este exemplo descreve um design de RAM síncrona de 64 bits x 8 bits com diferentes endereços de leitura e gravação no HDL Verilog. As ferramentas de síntese são capazes de detectar designs de RAM síncrona de clock duplo no código HDL e inferir automaticamente as megafunções altsyncram ou altdpram, dependendo da arquitetura do dispositivo de destino.

Figura 1. Diagrama de memória RAM síncrona de dois clocks de alto nível.

Baixe os arquivos usados neste exemplo:

O uso deste design é regido por, e sujeito, aos termos e condições do Contrato de licença de exemplo de projeto Intel®.

A Tabela 1 lista as portas no design de RAM síncrona de clock duplo.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.