HDL Verilog: RAM sincronizada com clock duplo

Este exemplo descreve um design de RAM síncrona de 64 bits x 8 bits com diferentes endereços de leitura e gravação no HDL Verilog. As ferramentas de síntese são capazes de detectar designs de RAM síncrona de clock duplo no código HDL e inferir automaticamente as megafunções altsyncram ou altdpram, dependendo da arquitetura do dispositivo de destino.

Figura 1. Diagrama de memória RAM síncrona de dois clocks de alto nível.

Baixe os arquivos usados neste exemplo:

O uso deste design é regido por, e sujeito, aos termos e condições do Contrato de licença de exemplo de projeto Intel®.

A Tabela 1 lista as portas no design de RAM síncrona de clock duplo.

Tabela 1. Lista de portas de RAM síncrona de clock duplo

Nome da porta	Tipo	Descrição
dados[7:0]	Entrada	Entrada de dados de 8 bits
read_addr[5:0]	Entrada	Entrada de endereço de leitura de 6 bits
write_addr[5:0]	Entrada	Entrada de endereço de gravação de 6 bits
Nós	Entrada	Gravação de entrada para habilitar
read_clock	Entrada	Leitura da entrada do clock
write_clock	Entrada	Entrada do clock de gravação
q[7:0]	Saída	Saída de dados de 8 bits

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