Compartilhamento externo de PLL DO POS-PHY nível 4 (SPI-4.2)

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Este exemplo de projeto demonstra como executar o compartilhamento de loop de bloqueio de fase externa (PLL) entre o transmissor SPI-4.2 e os núcleos receptores.

Em casos normais, o compartilhamento interno de PLL para o transmissor e receptor SPI-4.2 é feito automaticamente pela ferramenta Quartus® II Synthesis durante a compilação. No entanto, há casos especiais em que o compartilhamento interno de PLL não funciona. Por exemplo, a Megafunção ALTLVDS SPI-4.2 do dispositivo Stratix® IV GX ES não suporta o compartilhamento interno de PLL devido a um problema de desalinhamento do DPA. Neste caso, uma solução de trabalho é usar o compartilhamento de PLL externo para permitir a fusão de PLL.

Para obter mais informações sobre como fazer compartilhamento interno de PLL, consulte o Apêndice B do guia do usuário da função POS-PHY Nível 4 MegaCore (PDF).

Para obter mais informações sobre o problema de desalinhamento de DPA em dispositivos Stratix IV GX ES, consulte a folha de errata Stratix IV GX ES.

Este exemplo de projeto é criado e validado usando Quartus II 9.1.

Baixe os arquivos usados neste exemplo:

O uso deste design é regido pelos termos e condições do Contrato de licença de exemplo de projeto Intel®

A Figura 1 mostra o diagrama de bloco da arquitetura de simulação funcional

Figura 1. Arquitetura de simulação funcional de compartilhamento de PLL externa SPI-4.2.

O módulo de dispositivo em teste (DUT) consiste no transmissor SPI-4.2 e nos núcleos receptores, a unidade merge_pll, a unidade de origem host de 128 bits e a unidade de dissipador de agente de 128 bits. A fonte host usa a interface Atlantic™ para transmitir dados para o núcleo do transmissor SPI-4.2, enquanto o dissipador de agente de 128 bits recebe dados do núcleo receptor SPI-4.2. A merge_pll gera o clock rápido, o clock lento e o clock permitem sinais para os núcleos do transmissor SPI-4.2 e do receptor. Esta unidade também gera o sinal rxsys_clk para o núcleo receptor SPI-4.2.

Os módulos de bancada de teste consistem de uma fonte host idêntica de 128 bits para o núcleo do transmissor SPI-4.2 e um módulo de dissipador de agente de variação de 64 bits para o núcleo receptor SPI-4.2. O núcleo receptor SPI-4.2 no módulo de banco de testes usa a largura do caminho do caminho de variação de 64 bits. Tanto o transmissor SPI-4.2 quanto os núcleos receptores para os módulos de bancada de teste não utilizam o compartilhamento de PLL externo. Na implementação real de hardware, eles podem ser substituídos por qualquer dispositivo SPI-4.2 de terceiros que executem a mesma funcionalidade.

A Figura 2 mostra o relatório de compilação do exemplo de projeto. A partir do relatório, o número de PLLs usados é de 1 em 8.

Figura 2. Relatório de compilação de compartilhamento de PLL externo SPI-4.2.

A Figura 3 mostra o relatório do resumo do clock.

Figura 3. Resumo do clock de compartilhamento do SPI-4.2 externo do PLL.

Links relacionados

Para obter mais informações relacionadas ao protocolo e especificação do núcleo SPI-4.2, acesse:

Para obter explicações detalhadas sobre como realizar o compartilhamento de PLL externo entre o transmissor SPI-4.2 e os núcleos receptores, acesse o Banco de dados de conhecimento Intel:

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