O exemplo de design diferencial de E/S do software Quartus® II consiste em três megafunções:
- Receptor LVDS (altlvds_rx)
- Multiplicador (lpm_mult)
- Transmissor LVDS (altlvds_tx).
Os módulos transmissores LVDS, multiplicadores e LVDS são criados usando o software Quartus® II MegaWizard® Plug-In. Eles estão conectados, conforme mostrado na Figura 1, que ilustra o desempenho de:
- Convertendo dados de série de 840 megabits por segundo (Mbps) em dados paralelos de 8 bits usando altlvds_rx
- Multiplicação dos dois dados paralelos de 8 bits usando lpm_mult
- Convertendo os dados paralelos saindo do multiplicador em dados seriais usando altlvds_tx
O multiplicador será implementado em um bloco de processamento de sinal digital dedicado (DSP) dentro do Intel® Stratix® dispositivo. O motivo por trás deste exemplo é mostrar a conversão de dados. Um testbench é criado no Verilog e simulado usando a ferramenta ModelSim*-Intel® FPGA.
Baixe os arquivos usados neste exemplo:
O uso deste design é regido por, e sujeito, aos termos e condições do Contrato de licença de exemplo de projeto Intel®.
Tabela 1. Arquivos incluídos no diff_io_top.zip
Descrição do | arquivo do | diretório |
---|---|---|
Src | diff_io_top.v lvds_rx.v mult.v lvds_tx.v |
Arquivo de design de alto nível que instaniza o receptor, multiplicador e transmissor Receptor LVDS gerado pelo Plug-In MegaWizard Multiplicador de 8 bits gerado pelo Plug-In MegaWizard Transmissor LVDS gerado pelo Plug-In MegaWizard |
sim | testbench.y diff_io_top.vo diff_io_top.sdo comp_altera_lib.fazer comp_gate.fazer gate_sim.fazer Stratix biblioteca |
Instaniza o módulo de alto nível e consiste nos vetores de teste Netlist Verilog gerado por software Quartus II para ser usado com a ferramenta ModelSim Arquivo de sincronização de SDF gerado por software Quartus II Script para compilar a Stratix biblioteca Script para compilar o testbench e a netlist de nível de porta Script para executar o projeto na ferramenta ModelSim Modelos compilados ModelSim |
Tabela 2. Lista de porta de exemplo de projeto diferencial de E/S de alta velocidade
Descrição do tipo do | nome da | porta |
---|---|---|
rx_in[0] | Entrada | Dados binários de entrada serial não assinados de 1 bits |
rx_in[1] | Entrada | Dados binários de entrada serial não assinados de 1 bits |
rx_inclock | Entrada | Clock de entrada com frequência de 105 MHz |
tx_out[0] | Saída | Dados binários de saída serial não assinados de 1 bits |
tx_out[1] | Saída | Dados binários de saída serial não assinados de 1 bits |
tx_outclock | Saída | Clock de saída do loop bloqueado por fase (PLL) com frequência de 105 MHz |
Simulando o design
- Invoque a ferramenta ModelSim* 5.6c.
- Mude o diretório para o local onde os arquivos de simulação estão localizados.
- Origem do script gate_sim.do usando o comando: VSIM > fazer gate_sim.do
O resultado da multiplicação aparece após 180 ns.
Links relacionados
Para obter mais informações sobre como usar este exemplo em seu projeto, acesse:
- O capítulo de suporte para Mentor Graphics ModelSim* e QuestaSim do volume 3 do manual Quartus® II