Este exemplo descreve um design de multiplicador assinado de 16 bits com registros de pipelines no Verilog HDL. As ferramentas de síntese são capazes de detectar designs multiplicadores no código HDL e inferir automaticamente a altmult_add megafunção para fornecer resultados ideais.
Baixe os arquivos usados neste exemplo:
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Tabela 1. Lista de portas com multiplicador assinado
Descrição do tipo do | nome da | porta |
---|---|---|
dataa[15:0], datab[15:0],y datac[15:0], datado[15:0] |
Entrada | Entradas de dados de 16 bits |
Relógio | Entrada | Entrada de clock |
aclr | Entrada | Entrada clara assíncrona |
resultado[32:0] | Saída | Saída de dados de 33 bits |