Este exemplo descreve um design de RAM síncrona de 64 bits x 8 bits com diferentes endereços de leitura e gravação no HDL Verilog. As ferramentas de síntese são capazes de detectar designs de RAM síncrona de clock único no código HDL e inferir automaticamente as megafunções altsyncram ou altdpram, dependendo da arquitetura do dispositivo de destino.
Baixe os arquivos usados neste exemplo:
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Tabela 1. Listagem da porta ram síncrona de clock único
Descrição do tipo do | nome da | porta |
---|---|---|
dados[7:0] | Entrada | Entrada de dados de 8 bits |
read_addr[5:0] | Entrada | Entrada de endereço de leitura de 6 bits |
write_addr[5:0] | Entrada | Entrada de endereço de gravação de 6 bits |
Nós | Entrada | Gravação de entrada para habilitar |
Clk | Entrada | Entrada de clock |
q[7:0] | Saída | Saída de dados de 8 bits |