Este exemplo descreve um design de RAM de 64 bits x 8 bits de uma única porta com endereços de leitura e gravação comuns no HDL Verilog. As ferramentas de síntese são capazes de detectar designs de RAM de porta única no código HDL e inferir automaticamente as megafunções altsyncram ou altdpram, dependendo da arquitetura do dispositivo de destino.
Baixe os arquivos usados neste exemplo:
Nome da porta |
Tipo |
Descrição |
|---|---|---|
dados[7:0] |
Entrada |
Entrada de dados de 8 bits |
addr[5:0] |
Entrada |
Entrada de endereço de 6 bits |
Nós |
Entrada |
Gravação de entrada para habilitar |
Clk |
Entrada |
Entrada de clock |
q[7:0] |
Saída |
Saída de dados de 8 bits |