Este exemplo descreve uma árvore ternary adder parametrizada em Verilog HDL. Para dispositivos que contêm grandes tabelas de pesquisa como estruturas lógicas combinacionais no elemento lógico (LE), como Stratix® II, estruturar árvores mais vermelhas como árvores ternary adder pode proporcionar melhoria significativa no desempenho.
Baixe os arquivos usados neste exemplo:
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Tabela 1. Listagem da porta da árvore ternary Adder
| Descrição do tipo do | nome da | porta |
|---|---|---|
| A, B, C, D, E | Entrada | Insumos parametrizados para árvore de adder |
| CLK | Entrada | Relógio |
| SAÍDA | Saída | Saída parametrizada da árvore de forragem |