HdL Verilog: Multiplicador não assinado

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Este exemplo descreve um design de multiplicador de 8 bits não assinado no VERilog HDL. As ferramentas de síntese detectam multiplicadores no código HDL e na função lpm_mult inferir.

Figura 1. Diagrama de alto nível de multiplicador não assinado.

Tabela 1. Lista de portas de multiplicadores não assinados

Nome da porta

Tipo

Descrição

a[7:0], b[7:0]

Entrada

Entradas de dados de 8 bits para unidade multiplicadora

out[15:0]

Saída

Saída multiplicadora de 16 bits
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