VHDL: Adder/Subtrator

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Este exemplo descreve um design de dois adder/subtratores parametrizados de entrada em VHDL. A unidade de design multiplexes adiciona e subtrai operações com uma entrada addnsub . As ferramentas de síntese detectam unidades adicionais e subtraídas em código HDL que compartilham entradas e cujas saídas são multiplexadas por um sinal comum. O software infere lpm_addsub megafunção para tais designs de add/subtração.

Figura 1. Diagrama de alto nível de Adder/Subtrator.

Baixe os arquivos usados neste exemplo:

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