Este exemplo descreve um design de dois adder/subtratores parametrizados de entrada em VHDL. A unidade de design multiplexes adiciona e subtrai operações com uma entrada addnsub . As ferramentas de síntese detectam unidades adicionais e subtraídas em código HDL que compartilham entradas e cujas saídas são multiplexadas por um sinal comum. O software infere lpm_addsub megafunção para tais designs de add/subtração.
Tabela 1. Lista de portas Adder/Subtrator
Nome da porta |
Tipo |
Descrição |
---|---|---|
a[4:0], b[4:0] |
Entrada |
Entradas de dados de 4 bits para adder/subtrator |
addnsub |
Entrada |
Multiplexação de entrada para adicionar e subtrair operações |
resultado[5.0] |
Saída |
Saída de 5 bits juntamente com 1 bit de carry/borrow |