Stratix III e Stratix IV FPGA têm blocos de processamento de sinal digital dedicados (DSP) de alto desempenho otimizados para aplicações DSP. Este modelo mostra exemplos de como inferir blocos DSP com diferentes recursos do código VHDL em dispositivos Stratix III e Stratix IV.
Cada uma das seguintes operações DSP (com recurso utilizado nos exemplos) se encaixa em um elemento de bloco DSP de 18 bits:
- Quatro multiplicadores adder
- Quatro acumuladores multiplicadores
- Quatro multiplicadores com entrada registrada de shift
- Multiplicação complexa
- Oito multiplicadores com cadeia de adder de saída
Além disso, quando a embalagem de registro ocorre para qualquer uma dessas operações de DSP, não são necessárias células lógicas extras para os registros.
Baixe os arquivos usados neste exemplo:
O uso deste design é regido pelos termos e condições do Contrato de licença de exemplo de projeto Intel®
Os arquivos no zip download incluem:
- four_mult_add - pasta contém o projeto de software de desenvolvimento Quartus® II e o arquivo de origem para o exemplo de quatro multiplicadores
- four_mult_accum - pasta contém o arquivo de fonte e projeto Quartus II para o exemplo de quatro acumuladores multiplicadores
- four_mult_add_shift_register_input - pasta contém o arquivo de fonte e projeto Quartus II para a adder de quatro multiplicadores com exemplo de entrada registrada de shift
- complex_mult - pasta contém o arquivo de fonte e projeto Quartus II para o exemplo de multiplicação complexa
- sum_of_eight_adder_chain - pasta contém o arquivo de projeto e fonte Quartus II para a 8 adder multiplicador com exemplo de cadeia de adder de saída