Este exemplo descreve um clock único sincronizado de 16 bits x RAM de 8 bits com endereços de leitura e gravação separados em VHDL. As ferramentas de síntese detectam designs de RAM de porta única em código HDL e megafunções de inferência altsyncram ou altdpram, dependendo da arquitetura do dispositivo de destino.
Baixe os arquivos usados neste exemplo:
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Tabela 1. Listagem da porta ram síncrona de clock único
| Descrição do | tipo do nome da | porta |
|---|---|---|
| Dados | Entrada | Entrada de dados de 8 bits para RAM |
| Relógio | Entrada | Relógio |
| read_address | Entrada | Entrada de endereço de leitura de 4 bits |
| write_address | Entrada | Entrada de endereço de gravação de 4 bits |
| Nós | Entrada | Gravação de entrada para habilitar |
| Q | Saída | Saída de dados de 8 bits da RAM |