set_input_delay-clock clk-min 2 [all_inputs], o formato Synopsys® Design Constraints (SDC) oferece um método simples e fácil para restringir os designs mais simples aos mais complexos. O exemplo a seguir fornece o conteúdo de arquivo SDC mais simples que restringe todo o clock (portas e pinos), os caminhos de E/S de entrada e os caminhos de E/S de saída para um design. Você pode usar o arquivo SDC abaixo como um modelo para qualquer projeto. No entanto, cada projeto deve conter um arquivo SDC personalizado que restringe individualmente todos os clocks, portas de entrada e portas de saída.
# Restringir a porta do clock clk com um requisito de 10 ns create_clock -período 10 [get_ports clk] # Aplique automaticamente um clock de geração na saída de loops bloqueados por fase (PLLs) # Este comando pode ser deixado com segurança no SDC mesmo que não existam PLLsno design derive_pll_clocks # ConsTrain o caminho de E/S de entrada set_input_delay-clock clk -max 3 [all_inputs] set_input_delay-clock clk -min 2 [all_inputs] # Restringir o caminho de E/Sde saída set_output_delay -clock clk -max 3 [all_inputs]