Exemplo de analisador de sincronização: exceções de multiciclos

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Com o comando Synopsys® Design Constraint (SDC) set_multicycle_path,você pode especificar o número de ciclos de clock permitiáveis, no que diz respeito ao destino ou ao clock de origem, para que os dados se propagam entre os registros de origem e destino. Isso é útil no cenário mostrado na Figura 1.

A Figura 1 mostra um circuito simples em que um multiciclo de 2 é necessário para o registro de destino reg2. O registro reg2 deve travar os dados a cada segundo ciclo de clock.

Figura 1. Registrar-se em um caminho multiciclo.

Os comandos SDC abaixo restringem os clocks no circuito acima.

#Constrain the base clock

create_clock -period 10.000 [get_ports clk_in]

#Constrain the PLL output clock

create_generated_clock -source inst|inclk[0] -multiply_by 2 \
-name inst|clk[1] inst|clk[1]

#Constrain the input and output ports

set_input_delay -clock clk_in 1.2 [get_ports data_in]
set_input_delay -clock clk_in 1.5 [get_ports async_rst]
set_output_delay -clock clk_in 2 [get_ports data_out]

#Apply a multicycle of 2 to registers reg1 and reg2
#By default the multicycle is relative to the destination clock waveform

set_multicycle_path -setup -end -from [get_pins reg1|clk] -to [get_pins reg2|*] 2

Faça download do circuito de exemplo multicycle_exception.qar.

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