O Analisador de temporização é um analisador de tempo estático com força de ASIC que suporta o formato De sinopsia padrão do setor® Restrições de design (SDC). Esta página fornece links para recursos onde você pode saber mais sobre o Analisador de tempo.
Para obter uma breve visão geral do analisador de sincronização, consulte a seção Analisador de sincronização na página de recursos de verificação e nível de placa do produto.
Problemas de pesquise conhecidos de analisador de sincronização e soluções de suporte técnico acessem o Banco de dados de conhecimento. Você também pode visitar o Intel® Community Forum para se conectar e discutir problemas técnicos com outros Intel® FPGA usuários.
Para obter recursos adicionais, acesse Intel® FPGA página recursos de suporte.
Recursos do analisador de sincronização
A Tabela 1 fornece links para a documentação disponível no Analisador de Tempor.
Tabela 1. Documentação do analisador de sincronização
| Descrição do | título |
|---|---|
| AN775: Diretrizes de geração de informações de sincronização de E/S › | Esta nota de aplicação demonstra técnicas para gerar informações de sincronização de E/S para qualquer dispositivo usando o software Intel® Quartus® Prime. |
Analisador de sincronização (PDF) › (Pro Edition) |
O Intel® Quartus® Prime Pro Edition Timing Analyzer usa a metodologia de restrição e análise padrão do setor para relatar todos os dados necessários, tempos de chegada de dados e tempos de chegada do clock para todos os caminhos de redefinição de registro, E/S e assíncronos em seu projeto. |
Analisador de sincronização (PDF) › (Edição padrão) |
O Intel® Quartus® Prime Standard Edition Timing Analyzer usa a metodologia de restrição e análise padrão do setor para relatar todos os dados necessários, tempos de chegada de dados e tempos de chegada do clock para todos os caminhos de redefinição de registro, E/S e assíncronos no seu projeto. |
| Aplicando exceções multiciclos no analisador de sincronização (PDF) › | Esta nota de aplicativo detalha como aplicar exceções multiciclos no Analisador de temporização. |
| Livro de receitas do analisador de sincronização Quartus Prime ›. | Este livro de receitas fornece vários exemplos de projeto e modelos que mostram como aplicar restrições de sincronização a vários circuitos de projeto. |
| Tutorial de início rápido do analisador de sincronização (PDF) › | Este tutorial oferece uma introdução rápida ao analisador de tempo. |
| Manual de referência da API do SDC e do analisador de sincronização (PDF) › | Este manual de referência fornece uma lista de todos os comandos SDC suportados pelo Analisador de tempo, bem como a API completa do Tool Command Language (Tcl). |
| AN 471: análise de FPGA PLL de alto desempenho com analisador de tempo (PDF) › | Esta nota de aplicativo descreve como analisar e restringir loops bloqueados por fase (PLLs) usando o analisador de sincronização. |
| Realização de análise de sincronização equivalente entre Altera de temporização e white paper (PDF) da Xilinx Trace | Este artigo branco mostra como realizar uma análise de tempo estático equivalente entre o analisador de tempo Altera e o rastreamento da Xilinx. |
| Analisador de clock do analisador de tempo › | Fornece informações detalhadas sobre a análise do clock, incluindo derivação de equações para análise de tempor. |
| Economias do analisador de sincronização › | Apresenta uma visão geral das ressalções do SDC do analisador de sincronização e sua precedência. |
| Coleções de analisador de sincronização › | Lista todas as coleções suportadas (uma parte central do Analisador de Temporização). |
| GUI do analisador de sincronização › | Familiariza você com a GUI do analisador de tempo e seus recursos. |
A Tabela 2 fornece links para treinamentos e demonstrações disponíveis no Analisador de Tempor.
Tabela 2. Treinamento e demonstrações do analisador de sincronização
| Descrição do | título |
|---|---|
|
(Curso on-line) |
Você utiliza a ferramenta analisador de sincronização estática do analisador de sincronização no software Quartus® II para verificar o desempenho de um FPGA ou HardCopy® ASIC. Você também cria restrições de sincronização (ou seja, atribuições) usando o analisador de sincronização. Você usará SDCs compatíveis e gerará relatórios de sincronização a partir da interface do usuário do analisador de sincronização e dos arquivos de script. Este é um curso on-line de 1,5 horas. |
Restrição de interfaces de origem síncrona › (Curso on-line) |
Este treinamento mostra como restringir e analisar interfaces de origem síncrona de taxa de dados simples com o analisador de temporização do analisador de sincronização no software Quartus® II. Você aprenderá os benefícios das interfaces síncronas de origem em comparação com as interfaces comuns do sistema de clock. Você pode escrever restrições de SDC para restringir entradas e saídas de taxa de dados simples e síncronas de origem. Você também aprenderá a usar o analisador de sincronização do analisador de tempor para relatar e analisar o tempo de sincronização de saídas e entradas síncronas de origem. Este é um curso on-line de 1 hora. |
Restrição de interfaces síncronas de taxa de dados dupla › (Curso on-line) |
Este treinamento oferece uma introdução a interfaces de taxa de dados duplas e alguns dos desafios envolvidos na restrição. Você aprenderá sobre restrições de clock, restrições de dados e exclusões de sincronização para interfaces DDR de entrada e saída. Por fim, você aprenderá a analisar a sincronização de interface síncrona da fonte DDR com o analisador de tempor do analisador de sincronização. Este é um curso online de 30 minutos. |
Série de design de software Quartus II: Foundation › (Curso liderado por instrutor) |
Você aprenderá a usar o software Quartus II para desenvolver um FPGA ou CPLD. Você criaá um novo projeto, inserirá arquivos de projeto novos ou existentes, compilará para seu destino FPGA ou CPLD e configurará seu dispositivo usando o programador Quartus II para ver o projeto funcionando no sistema. Você também entrará em restrições básicas de temporização interna e de E/S e analisará um projeto para essas restrições de sincronização usando o Analisador de temporização, o analisador de temporização no software Quartus II. Este é um curso conduzido por instrutores de 8 horas. |
Série de projetos de software Quartus II: Análise de tempo › (Curso liderado por instrutor) |
Você aprenderá recursos avançados do software Quartus II que permitirão que você verifique seu FPGA design. Você aprenderá a restringir e analisar um design para sincronização, incluindo a compreensão de parâmetros de sincronização de FPGA, a escrita de arquivos SDC, uma geração de vários relatórios de sincronização no analisador de temporização do analisador de sincronização e aplicação deste conhecimento a um projeto FPGA de tempo. Você também estimará o FPGA de energia usando ferramentas de software Quartus II e ferramentas de simulação de EDA. Este é um curso conduzido por instrutores de 8 horas. |