Visão geral
O design de referência do controlador LCD TFT de blocos digitais permite acelerar o design dos monitores do painel LCD TFT no seu sistema. O design de referência centra-se no núcleo de propriedade intelectual (IP) do Controlador LCD de blocos digitais DB9000AVLN, que está disponível nos formatos de transferência de registro de HDL VHDL/Verilog (RTL).
O núcleo DB9000AVLN contém uma interconexão do sistema Avalon® memória mapeada para interconexão com o processador Nios® II integrado e controladores SDRAM ou SRAM (a memória pode servir como buffer de quadros). O software fornecido com este design de referência é executado no processador Nios II integrado para colocar uma imagem na memória do buffer de quadros e invoca o núcleo DB9000AVLN para conduzir o painel LCD.
Usando o software Intel® Quartus® design, você pode instautar o design de referência do controlador LCD TFT em um kit de desenvolvimento Cyclone®, Cyclone® II ou Cyclone® III FPGA de desenvolvimento. Consulte a seção Tecnologia Intel® demonstrada para obter uma lista completa de kits de Intel® FPGA de desenvolvimento compatíveis.
Você pode conectar seu painel LCD ao kit Intel FPGA de desenvolvimento com a fabricação de um cabo apropriado. Entre em contato com a Digital Blocks para obter mais detalhes.
Recursos de design de hardware
- Ampla variedade de resoluções programáveis de painel LCD
- Resoluções programáveis máximas de 4096 x 2048
- Resoluções horizontais de pixels de 16 a 4096 pixels em incrementos de 16 pixels
- Suporte para interfaces de painel LCD TFT de 1 porta
- Digital de 18 bits (6 bits/cor) e digital de 24 bits (8 bits/cor)
- Suporte para interfaces de painel LCD LVDS TFT de 2 portas
- Profundidades de cores do buffer de quadros programáveis bits por pixel (bpp):
- 1, 2, 4, 8 bpp mapeados através da paleta de cores para pixels LCD de 18 bits
- 16, 18 bpp impulsiona diretamente pixels LCD de 18 bits
- 24 bpp unidades diretas de pixel LCD de 24 bits
- Ram de paleta de cores para reduzir os requisitos de armazenamento de memória de buffer de quadros e Avalon largura de interconexão do sistema
- Entrada de 256 bits por RAM de 16 bits, implementada como 128 entrada por 32 bits
- Carregado pela interface do barramento escravo estáticamente pelo microprocessador ou pela interface do barramento mestre dinamicamente com cada quadro pelo controlador de acesso direto à memória (DMA)
- Suporte para formato de saída programável
- RGB 6:6:6 ou 5:6:5 em interface digital de 18 bits
- RGB 8:8:8 em interface digital de 24 bits
- Parâmetros de sincronização horizontal e vertical programáveis
- Porta frontal, varanda traseira, largura de sincronização, pixels por linha
- Polaridade de sincronização
- Clock de pixel programável
- Divisor de clock de pixels de 1 a 128 de clock de ônibus
- Polaridade do clock de pixels
- Entrada independente de clock de pixels separada
- Dados programáveis permitem sinal de sincronização
- Derivados dos parâmetros de sincronização horizontal e vertical
- Polaridade de habilitação do monitor
- Três tipos de memória
- FIFO de entrada de 16 palavras x 32 bits, dissociando Avalon do sistema e taxas de clock do painel LCD. Integrado com controlador DMA
- RAM de 255 palavras x paleta de cores de 16 bits
- FIFO de saída de 16 palavras
- Buffers FIFO parametrizáveis em profundidade e largura
- Suporte de sequenciamento com potência para cima e para baixo
- 9 fontes de interrupções internas com controle de mascaramento
- Modo little-endian, big-endian ou Windows CE
- Conformidade com a Avalon de memória mapeada
- Interface PCI* opcional
- Fonte Verilog HDL ou VHDL RTL totalmente síncrona e sinthesizável com clock de borda ascendente, sem clocks fechados e sem tri-estados internos
- Modifique ou integre o núcleo DB9000AVLN de acordo com seus requisitos com os serviços de engenharia de hardware e software digital Blocks
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