Intel® Quartus® Prime Design Software - Centro de Suporte

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Guias de usuário de software prime ® Intel®

Guias de usuário do Intel® Quartus® Prime Pro Edition:

• Guia do usuário Intel Quartus Prime Pro Edition: Começando ›
• Guia do usuário Intel Quartus Prime Pro Edition: Designer de plataforma ›
• Guia do usuário Intel Quartus Prime Pro Edition: Recomendações de design ›
• Guia do usuário do Intel Quartus Prime Pro Edition: Compilador ›
• Guia do usuário Do Intel Quartus Prime Pro Edition: Otimização de design ›
• Guia do Usuário Intel Quartus Prime Pro Edition: Programador ›
• Guia do usuário Intel Quartus Prime Pro Edition: Design baseado em blocos ›
• Guia do usuário Intel Quartus Prime Pro Edition: Reconfiguração parcial ›
• Guia do Usuário Intel Quartus Prime Pro Edition: Simulação de terceiros ›
• Guia do Usuário Intel Quartus Prime Pro Edition: Síntese de terceiros ›
• Guia do Usuário Intel Quartus Prime Pro Edition: Ferramentas de depuração ›
• Guia do usuário Intel Quartus Prime Pro Edition: Analisador de tempo ›
• Guia do Usuário Intel Quartus Prime Pro Edition: Análise de energia e otimização ›
• Guia do usuário Intel Quartus Prime Pro Edition: Restrições de design ›
• Guia do Usuário Intel Quartus Prime Pro Edition: Ferramentas de design do PCB ›
• Guia do usuário Intel Quartus Prime Pro Edition: Scripting ›

Guias de usuário da Intel® Quartus® Prime Standard Edition:

• Guia de usuário do Intel Quartus Prime Standard Edition: Começando ›
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Qual é a diferença entre Pro e Standard Edition?

Treinamento de software Prime® ® Intel® Quartus

A Intel oferece vários tipos de treinamento, tanto on-line quanto presencialmente, para ajudá-lo a acelerar rapidamente o fluxo de design Intel® Quartus® Prime. Aqui estão algumas aulas de treinamento sugeridas para começar.

Treinamento de software Prime® ® Intel® Quartus

Muitos mais cursos de treinamento estão disponíveis. Para obter um catálogo completo, consulte a página de treinamento fpga da Intel®.

1. Planejamento de I/O

Visão geral do planejamento de I/O

O planejamento de I/O é feito em um estágio inicial no design FPGA para garantir uma colocação bem-sucedida em seu dispositivo de destino, ao mesmo tempo em que cumpre as restrições dedicadas de pinos e tempo. O software Intel® Quartus® Prime Pro Edition oferece duas ferramentas para gerenciar o complexo processo de atender às muitas restrições de colocação em I/O.

O Interface Planner gerencia a complexidade de integrar vários módulos com requisitos rígidos para atribuições de pinos (por exemplo, núcleos de IP (PCI Express*, DDR e códigos de propriedade intelectual (IP) bloqueados de fase. O Interface Planner interage dinamicamente com o Intel® Quartus® Prime Fitter para verificar a legalidade de colocação enquanto você planeja. Você pode avaliar diferentes pisos usando relatórios interativos para planejar com precisão a melhor implementação.

Pin Planner é uma ferramenta de atribuição de pinos de baixo nível. Use isso para colocar manualmente os pinos de I/O e especificar a taxa de slew e a força da unidade.

Planejamento de I/O - Documentação e Treinamento

Planejamento de I/O - Documentação da Ferramenta de Software

• Gerenciamento do capítulo De Pinos de I/O do dispositivo em uma seção do Intel® Quartus® Prime Pro Edition User Guide ›
• Capítulo de Planejamento de Interface em uma seção do Intel® Quartus® Prime Pro Edition User Guide ›

Planejamento de I/O - Documentação do dispositivo

• Arquivos pin-out para dispositivos FPGA intel® ›
• Diretrizes de conexão de pinos - por dispositivo Família ›

Planejamento de I/O - Aulas de Treinamento

Planejamento de I/O - Outros Recursos

O planejamento de I/O envolve muitas considerações especialmente quando a I/Os de alta velocidade ou protocolos específicos estão envolvidos. Para obter mais informações sobre o suporte à gestão de I/O e ao desenvolvimento do conselho, visite a página web do Centro de Recursos de Gerenciamento de I/O,Suporte ao Desenvolvimento do Conselhoe análise de recursos do Signal Integrity Resource Center.

2. Entrada de design

Entrada no Design - Visão geral

Você pode expressar seu design usando vários métodos de entrada de design:

• Usando uma linguagem de descrição de hardware (HDL)
• Verilog
• SystemVerilog
• VHDL
• Designer de Plataformas, uma ferramenta de entrada gráfica para conectar módulos complexos de forma estruturada
• Outros métodos de entrada de alto nível
• Síntese de Alto Nível (HLS) usando C++ para expressar módulos complexos
• OpenCL™ usa C++ para implementar algoritmos computacionais em plataformas heterogêneas

Propriedade intelectual

Além da entrada direta de design, a Intel® FPGAs suportam um grande portfólio de ip (propriedade intelectual) projetado especificamente para uso em FPGAs Intel®.

Aprendendo uma linguagem de descrição de hardware (HDL)

A Intel oferece vários cursos de treinamento em HDL, desde visões on-line gratuitas até aulas de instrutores de um dia inteiro.

Usando modelos HDL

O software Intel® Quartus® Prime oferece vários modelos para elementos lógicos comumente usados, como registros, atribuições de sinal selecionadas, atribuições simultâneas de sinais e chamadas de subprogramas. Os modelos estão disponíveis no Verilog, SystemVerilog e VHDL.

Se você não tem certeza da melhor maneira de escrever uma função específica para garantir que ela será implementada corretamente, você deve se referir a esses modelos. O sistema de modelo está totalmente descrito no Código HDL de inserção a partir de uma seção Modelo Fornecido no Guia do Usuário de Recomendações de Design.

Estilo de codificação HDL recomendado

Os estilos de codificação HDL têm um efeito significativo na qualidade dos resultados para projetos lógicos. As ferramentas de síntese otimizarão o design, mas para obter resultados precisos, você precisa codificar em um estilo, que será facilmente reconhecido pela ferramenta de síntese como construções lógicas específicas.

Além disso, existem boas práticas de design, que devem ser seguidas para o design de lógica digital geral e para dispositivos baseados em LAB em particular. Gerenciar metodologias de redefinição lógica, atrasos no pipeline e geração de sinal síncroníncro adequado são alguns exemplos de boas práticas de design digital. Alguns recursos para aprender boas práticas de codificação HDL estão listados abaixo.

Recursos para boas diretrizes de estilo de codificação HDL

Propriedade intelectual

Os FPGAs ® Intel suportam um grande portfólio de IP de propriedade intelectual (IP) projetado especificamente para uso em FPGAs Intel®. Cada IP inclui um modelo de simulação para verificação de design antes da implementação do dispositivo. Consulte os links a seguir para obter mais informações sobre os núcleos IP disponíveis e o ecossistema IP dentro do software Intel® Quartus® Prime.

Recursos de Propriedade Intelectual

Designer de plataforma

Documentação do designer de plataforma

Cursos de Treinamento de Designer de Plataforma (anteriormente Qsys)

Exemplos de design de designer de plataforma

White Papers

3. Simulação

Visão geral da simulação

O software Intel® Quartus® Prime suporta a RTL e a simulação de design em nível de portão em simuladores EDA suportados.

A simulação envolve:

• Configuração do ambiente de trabalho do simulador
• Compilando bibliotecas de modelos de simulação
• Executando sua simulação

O software Intel® Quartus® Prime suporta o uso de um fluxo de simulação roteirizado para automatizar o processamento de simulação em seu ambiente de simulação preferido.

No software Intel® Quartus® Prime Standard Edition, você tem a opção de usar o fluxo de ferramentas NativeLink, que automatiza o lançamento do simulador escolhido.

Fluxo de simulação roteirizado

A integração de um simulador HDL no fluxo de ferramentas de software intel® Quartus® é descrita na seguinte seção do Guia do Usuário ® software Intel® Quartus | Manual:

• Simulando Projetos FPGA ® Intel (Pro Edition | Edição Padrão)

Ao usar o Designer de Plataforma para configurar núcleos e sistemas IP, os scripts de configuração do ambiente de simulação são gerados para simuladores EDA suportados.

Ao criar vários sistemas de designer de plataforma, você deve executar "Gerar script de configuração de simulador para IP" para criar um script combinado para seus sistemas no Designer de Plataforma.

• Gerando um script de configuração de simulador combinado (Pro Edition | Edição Padrão)

Você pode incorporar scripts de simulação de núcleo IP gerados em um script de simulação de nível superior que controla a simulação de todo o seu design. Depois de executar a simulação de configuração de IP, use as seguintes informações para copiar as seções de modelo e modificá-las para uso em um novo arquivo de script de nível superior.

• Aldec Active-HDL ( Pro Edition | Edição Padrão )
• Aldec Riviera-PRO ( Pro Edition | Edição Padrão )
• Cadence Incisive Enterprise ( Pro Edition | Edição Padrão )
• Mentor Graphics* ModelSim*-Intel® FPGA Edition (empacotado com o software Intel® Quartus® Prime) ( Pro Edition | Edição Padrão )
• Mentor Graphics* ModelSim* - PE ( Pro Edition | Edição Padrão )
• Mentor Graphics* ModelSim* - SE ( Pro Edition | Edição Padrão )
• Mentor Graphics* QuestaSim ( Pro Edition | Edição Padrão )
• Sinopse* VCS e VCS MX ( Pro Edition | Edição Padrão)

Você também pode consultar os seguintes vídeos para orientação sobre a configuração de simulações.

• Como gerar scripts de simulação RTL para Intel® Quartus® Projeto Prime ›
• ModelSim*-Intel® Simulação FPGA Edition com Intel® Quartus® Prime Pro Edition ›

Fluxo de simulação nativelink

No software Intel® Quartus® Prime Standard Edition, você tem a opção de usar o NativeLink. Isso permite que você inicie automaticamente todas as etapas necessárias para simular seu design depois de modificar seu código-fonte ou IP.

O recurso NativeLink integra seu simulador EDA com o software Intel® Quartus® Prime Standard Edition automatizando o seguinte:

• Geração de arquivos específicos de simulador e scripts de simulação.
• Compilação de bibliotecas de simulação.
• Lançamento automático do seu simulador seguindo o Intel® Quartus® análise e elaboração de software Prime, análise e síntese, ou após uma compilação completa.

Recursos para configuração de simulação nativelink

Recursos de simulação

Recursos de simulação

O software Intel® Quartus® Prime Standard Edition suporta esses simuladores EDA:

• Aldec Active-HDL
• Aldec Riviera-PRO
• Cadence Incisive Enterprise
• Gráficos mentor* ModelSim*-Intel FPGA (empacotado com o software Intel® Quartus® Prime)
• Mentor Graphics* ModelSim* - PE
• Mentor Graphics* ModelSim* - SE
• Gráficos de Mentor* QuestaSim
• Sinopse* VCS e VCS MX

A integração de um simulador HDL no intel® Quartus® fluxo de ferramentas de software é descrita na seção Simulando Intel FPGA Designs no Guia de Usuário Intel Quartus Prime Pro Edition: Simulação de terceiros.

4. Síntese

Visão geral da síntese

O estágio de síntese lógica do Intel® Quartus® o fluxo de design de software pegará o código RTL (Register Transfer Level, nível de transferência de registro) e criará uma lista líquida de primitivos de nível inferior (o netlist pós-síntese). O netlist pós-síntese será então usado como uma entrada para o Fitter, que colocará e encaminhará o design.

O software Intel® Quartus® Prime e Quartus® II incluem síntese integrada avançada e interfaces com outras ferramentas de síntese de terceiros. O software também oferece aos espectadores de netlist esquemáticos que você pode usar para analisar uma estrutura de um design e ver como o software interpretou seu design.

Os resultados da síntese podem ser vistos com os espectadores do Quartus® Netlist,tanto após a elaboração da RTL quanto após o Mapeamento da Tecnologia.

Documentação de síntese

Treinamento e Demonstrações de Síntese

Síntese de Alto Nível

A ferramenta de síntese de alto nível (HLS) da Intel leva em uma descrição de design escrita em C++ e gera código RTL otimizado para FPGAs intel®.

Para obter mais informações sobre o Compilador Intel® HLS, incluindo documentação, exemplos e cursos de treinamento, consulte a Página de Suporte do HLS.

Documentação HLS

5. Fitter

Fitter - Pro Edition

Com o software Intel® Quartus® Prime Pro Edition, o Fitter faz seu trabalho em estágios individualmente controláveis; você pode otimizar cada etapa individualmente executando apenas esse estágio do processo de ajuste, iterando para otimizar esse estágio.

Estágios do Fitter

Por padrão, o Fitter passará por todas as suas etapas. No entanto, você pode analisar os resultados das etapas do Fitter para avaliar seu design antes de executar a próxima etapa ou antes de executar uma compilação completa. Para obter mais informações sobre como usar os estágios do Fitter para controlar a qualidade dos resultados para o seu design, consulte a seção Executando o Fitter no Guia do Usuário do Compilador: Intel® Quartus® Prime Pro Edition.

Você pode especificar várias configurações para direcionar o nível de esforço do Fitter para coisas como embalagem de registro, duplicação de registro e fusão e nível geral de esforço. Para obter mais informações sobre as configurações do Fitter, consulte discussões na seção Referência de Configurações do Fitter no Guia do Usuário do Compilador: Intel® Quartus® Prime Pro Edition.

Fitter - Edição Padrão

No software Intel® Quartus® Prime Standard Edition, você pode especificar várias configurações para direcionar o nível de esforço do Fitter, como embalagem de registro, duplicação e fusão de registros e nível geral de esforço. Para obter uma lista completa das configurações do Fitter, consulte a página de ajuda das configurações do compilador

Para obter mais informações sobre as configurações do Fitter, consulte discussões em

• Redução da seção tempo de compilação da Intel® Quartus® Guia do Usuário Prime Standard Edition: Compilador
• Seção de fechamento e otimização de tempo da seção Intel® Quartus® Prime Standard Edition User Guide: Otimização de design

6. Análise de tempo

Visão geral da análise de tempo

O Analisador de Tempo determina as relações de tempo que devem ser atendidas para que o projeto funcione corretamente e verifique os tempos de chegada em relação aos horários necessários para verificar o tempo.

A análise do tempo envolve muitos conceitos fundamentais: arcos assíncronsos v. síncronas, horários de chegada e tempo necessários, requisitos de configuração e resquíção, etc. Estes são definidos na seção Conceitos Básicos de Análise de Tempo da Intel® Quartus® Prime Standard Edition User Guide: Timing Analyzer.

O Analisador de Tempo aplica suas restrições de tempo e determina atrasos de tempo dos resultados da implementação do Fitter do seu design no dispositivo de destino.

O Analisador de Tempo deve operar a partir de uma descrição precisa de seus requisitos de tempo, expressas como restrições de tempo. A seção Designs de restrição da seção Intel® Quartus® Prime Standard Edition User Guide: Timing Analyzer descreve como as restrições de tempo podem ser adicionadas aos arquivos .sdc, para uso tanto pelo Fitter quanto pelo Analisador de Tempo.

O fechamento de tempo é um processo iterativo de restrições de tempo de refinação; ajustando parâmetros para síntese e o Fitter, e gerenciando variações de sementes mais ajustadas.

Analisador de tempo

O Analisador de Tempo Prime Intel Quartus

O Analisador de Tempo no software Intel® Quartus® Prime é uma poderosa ferramenta de análise de tempo no estilo ASIC que valida o desempenho de tempo de toda a lógica em seu design usando uma metodologia de restrição, análise e relatório padrão do setor. O Analisador de Tempo pode ser conduzido de uma interface gráfica de usuário ou de uma interface de linha de comando para restringir, analisar e relatar resultados para todos os caminhos de cronometragem em seu design.

Um guia completo do usuário sobre o Analisador de Tempo pode ser encontrado na seção Executando o Analisador de Tempo do Intel® Quartus® Prime Standard Edition User Guide: Timing Analyzer.

Se você é novo na Análise de Tempo, consulte a seção Desaudição de Usuários recomendados para usuários iniciantes da seção Intel® Quartus® Guia do Usuário prime Standard Edition: Analisador de tempo. Isso descreve o fluxo de design completo usando restrições básicas.

Cursos de Treinamento de Analisador de Tempo

Fechamento de tempo

Se o Analisador de Tempo determinar que suas especificações de tempo não são atendidas, então o design deve ser otimizado para o tempo até que a discrepância seja fechada e suas especificações de tempo sejam atendidas.

O fechamento de tempo envolve várias técnicas possíveis. As técnicas mais eficazes variam a cada projeto. O capítulo de encerramento e otimização de tempo no Guia do Usuário de Otimização de Design: Intel Quartus Prime Pro Edition dá muitos conselhos práticos sobre o processo de encerramento de tempo.

Existem vários cursos de treinamento adicionais para ajudá-lo a entender como avaliar seu design para as técnicas de encerramento de tempo certos.

Cursos de treinamento de encerramento de tempo

7. Otimização de design

Visão geral da otimização de design

O software Intel® Quartus® Prime e Quartus® II inclui uma ampla gama de recursos para ajudá-lo a otimizar seu design para área e tempo. Esta seção fornece os recursos para ajudá-lo com técnicas e ferramentas de otimização de design.

O software Intel® Quartus® Prime e Quartus® II oferece otimização de síntese física para otimizar projetos além do processo de compilação padrão. A síntese física ajuda a melhorar o desempenho do seu design, independentemente da ferramenta de síntese utilizada.

Documentação de suporte à otimização

Cursos de Treinamento de Otimização de Design

Ferramentas de otimização de design

O software Intel® Quartus® Prime fornece ferramentas que apresentam seu design de maneira visual. Essas ferramentas permitem diagnosticar qualquer área problemática em seu projeto, em termos de ineficiências lógicas ou físicas.

• Você pode usar o Netlist Viewers para ver uma representação esquemática de seu design em várias etapas do processo de implementação: antes da síntese, após a síntese e após o local e a rota. Isso permite que você confirme sua intenção de design em cada etapa.
• O Design Partition Planner ajuda você a visualizar e revisar o esquema de particionamento de um design, mostrando informações de tempo, densidades relativas de conectividade e a colocação física de partições. Você pode localizar partições em outros espectadores ou modificar ou excluir partições.
• Com o Chip Planner,você pode fazer atribuições de piso, realizar análise de energia e visualizar caminhos críticos e congestionamento de roteamento. O Design Partition Planner e o Chip Planner permitem que você partite e deseje seu design em um nível mais alto.
• Design Space Explorer II (DSE) automatiza a busca pelas configurações que dão os melhores resultados em qualquer design individual. O DSE explora o espaço de design do seu design, aplica várias técnicas de otimização e analisa os resultados para ajudá-lo a descobrir as melhores configurações para o seu design.

O uso dessas ferramentas pode ajudá-lo a otimizar a implementação do dispositivo.

Espectadores da Netlist

Os visualizadores de netlist de software Intel® Quartus® Prime fornecem maneiras poderosas de visualizar seu design em vários estágios. A sondagem cruzada é possível com outras visualizações de design: você pode selecionar um item e destacá-lo nas janelas Chip Planner e Design File Viewer.

• O VISUALIZAdor RTL mostra a lógica e as conexões inferidas pelo sintetizador, após a elaboração da hierarquia e dos principais blocos lógicos. Você pode usar o RTL Viewer para verificar seu design visualmente antes da simulação ou outros processos de verificação.
• O Visualizador de Mapas de Tecnologia (Pós-Mapeamento) pode ajudá-lo a localizar nós em sua lista após a síntese, mas antes do local e da rota.
• O Visualizador de Mapas de Tecnologia (Pós-Ajuste) mostra a lista após o local e a rota. Isso pode diferir da lista de netlist pós-mapeamento, pois o montador pode fazer otimizações para atender a restrições durante a otimização física.

Recursos de espectadores da Netlist

Planejador de Chips

A análise do piso de design ajuda a fechar o tempo e garantir o ótimo desempenho em projetos altamente complexos. O Chip Planner no software Intel® Quartus® Prime ajuda você a fechar o tempo rapidamente em seus projetos. Você pode usar o Chip Planner juntamente com as Regiões de Bloqueio Lógico para compilar seus projetos hierarquicamente e ajudar no planejamento de pisos. Além disso, use partições para preservar os resultados de colocação e roteamento de compilações individuais.

Você pode realizar análises de design, bem como criar e otimizar o piso de design com o Chip Planner. Para fazer atribuições de I/O, use o Pin Planner.

Recursos do planejador de chips

Projeto Space Explorer II

Design Space Explorer II (DSE) permite explorar os muitos parâmetros disponíveis para compilação de design.

Você pode usar o DSE para gerenciar várias compilações com parâmetros diferentes para encontrar a melhor combinação de parâmetros que permitem alcançar o fechamento de tempo.

Projetar recursos do Explorador espacial II

8. Depuração on-chip

Visão geral de depuração on-chip

À medida que os FPGAs aumentam em desempenho, tamanho e complexidade, o processo de verificação pode se tornar uma parte crítica do ciclo de design FPGA. Para aliviar a complexidade do processo de verificação, a Intel fornece um portfólio de ferramentas de depuração on-chip. As ferramentas de depuração no chip permitem a captura em tempo real de nódulos internos em seu design para ajudá-lo a verificar seu design rapidamente sem o uso de equipamentos externos, como um analisador de lógica de banco ou analisador de protocolo. Isso pode aliviar o número de pinos necessários para a sondagem de sinal em nível de placa. Para obter um guia para todas as ferramentas do portfólio de depuração, consulte a seção Ferramentas de Depuração de Sistemas no Guia de Usuário de Ferramentas de Depuração: Intel® Quartus® Prime Pro Edition.

• Console do sistema - Usando um intérprete Tcl, o System Console apresenta uma interface roteirizada entre uma estação de trabalho e componentes do Platform Designer em seu dispositivo.
• Transceiver Toolkit - Testar e sintonizar a qualidade do sinal do link do transceptor
• Signal Tap Logic Analyzer - Usa recursos fpga locais para amostrar acenos de teste e saídas as informações através de displays de forma de onda gráfica no software Intel Quartus Prime GUI
• Sonda de sinal - rota incremental de sinais internos para pinos de I/O para monitoramento
• Interface analisador de lógica - Multiplex um conjunto de sinais para um pequeno número de pinos de I/O sobressalentes para monitoramento
• Fontes e sondas no sistema - Valores lógicos de unidade e amostra usando JTAG
• Editor de conteúdo de memória no sistema - Exibir e editar memória no chip
• Interface JTAG Virtual - Permitir comunicações com a interface JTAG

A depuração de memória externa é facilitada pelo Extermal Memory Interface Toolkit, que é detalhado no Centro de Suporte à Interface de Memória Externa.

O Transceiver Toolkit oferece instalações extensas para verificar a qualidade e o desempenho do sinal do transceptor. Para obter mais informações sobre este kit de ferramentas, consulte a página do produto Transceiver Toolkit.

Exemplos de depuração no chip

Exemplos de design de depuração no chip

Aqui estão alguns exemplos para ajudá-lo a aproveitar os recursos disponíveis para cenários comuns de depuração.

• SignalTap II Logic Analyzer State-Based Triggering Flow Design Examples ›
• Exemplo de fontes e testes no sistema ›
• Exemplos de kit de ferramentas transceptores para dispositivos Stratix® V GX, Arria® V GX/GT, Cyclone® V GX/GT e Stratix® IV GX/GT Devices ›
• Exemplos de design de consoles do sistema (.qar Quartus® formato de arquivo de software)

Depuração on-chip - Cursos de Treinamento

Cursos de treinamento de depuração on-chip

Depuração on-chip - Outros Recursos

Depuração on-chip - outros recursos

Tópicos Avançados

Fluxos de design baseados em blocos

O software de design Intel® Quartus® Prime Pro Edition oferece fluxos de design baseados em blocos. Existem dois tipos: os fluxos de compilação e reutilização de blocos de design incrementais, que permitem que sua equipe de desenvolvimento geograficamente diversificada colabore em um design.

A compilação incremental baseada em blocos está preservando ou esvaziando uma partição dentro de um projeto. Isso funciona com partições principais e não requer arquivos adicionais ou planejamento de piso. A partição pode ser esvaziada, preservada em Source, Síntese e Instantâneos Finais.

O fluxo de reutilização do bloco de design permite reutilizar um bloco de um projeto em um projeto diferente, criando, preservando e exportando uma partição. Com este recurso, você pode esperar uma mão limpa fora módulos fechados de tempo entre diferentes equipes.

Recursos de projeto baseados em blocos

• Seção de fluxo de design baseada em bloco na seção Intel® Quartus® Prime Pro Edition User Guide
• Tutorial: Intel® FPGA Design Block Reuse Flow (Intel® Arria® 10 GX, Intel® Quartus® software Prime v17.1) ›
• Arquivo de design (.zip) ›
• Treinamento: Design Block Reuse (OBBDR100) ›
• Treinamento: Compilação incremental baseada em blocos (Parte 1 de 3) (OIBBC100) ›
• Treinamento: Compilação incremental baseada em blocos (Parte 2 de 3) (OIBBC101) ›
• Treinamento: Compilação incremental baseada em blocos (Parte 3 de 3) (OIBBC102) ›

Recompil rápido

O Rápido Recompile permite o reaproveitamento de resultados de síntese e ajuste anteriores quando possível, e não reprocessa blocos de design inalterados. O Rápido Recompile pode reduzir o tempo total de compilação depois de fazer pequenas alterações no design. O Rapid Recompile suporta alterações ECO funcionais baseadas em HDL e permite reduzir o tempo de compilação, preservando o desempenho da lógica inalterada.

Recompil rápido - Recursos de suporte

Reconfiguração Parcial

A reconfiguração parcial (RP) permite reconfigurar uma parte do FPGA dinamicamente enquanto o projeto FPGA restante continua funcionando.

Você pode criar várias personas para uma região do seu dispositivo e reconfigurar essa região sem impactar as operações em áreas fora dessa persona.

Para obter mais informações sobre reconfiguração parcial, consulte a página Reconfiguração Parcial.

Script

O software Intel® Quartus® Prime e Quartus® II inclui suporte abrangente de script para fluxos de design de script de linha de comando e comando de ferramentas (Tcl). Executáveis separados para cada etapa do fluxo de design de software, como síntese, montagem e análise de tempo, incluem opções para fazer configurações comuns e executar tarefas comuns. A interface de programação de aplicativos de scripting (API) do Tcl inclui comandos que cobrem funcionalidades básicas e avançadas.

Scripting de linha de comando

Você pode usar os executáveis de linha de comando Intel® Quartus® Prime ou Quartus® II em arquivos de lote, scripts shell, makefiles e outros scripts. Por exemplo, use o seguinte comando para compilar um projeto existente:

$ quartus_sh --compilação de fluxo

Roteiro de Tcl

Use a API Tcl para qualquer uma das seguintes tarefas:

• Criação e gestão de projetos
• Fazendo tarefas
• Compilação de projetos
• Extração de dados de relatórios
• Realizando análise de tempo

Você pode começar com alguns dos exemplos na página web do software Quartus® II Tcl. Vários outros recursos estão listados abaixo.

Recursos de scripting

OpenCL e o logotipo da OpenCL são marcas comerciais da Apple Inc. usadas por permissão da Khronos.