Centro de suporte para software de projeto Intel® Quartus® Prime
Intel® Quartus® tópicos de software de projeto Prime para guiá-lo em todos os recursos de software.
Primeiros passos
A Intel® Quartus® Prime Design Software Suite engloba todas as ferramentas de projeto de software necessárias para trazer sua Intel® FPGA do conceito à produção. Os tópicos nesta página da web vão guiá-lo por todos os recursos do software Intel® Quartus® Prime. Selecione sua área de interesse e navegue até os recursos específicos de que você precisa no fluxo de projeto Intel® Quartus® Prime.
- Guia de início rápido do software Intel® Quartus® Prime
- Um guia informativo sobre como configurar um projeto, compilar, realizar análise de cronometragem e programar um dispositivo FPGA.
- Leia-me primeiro! (ORMF1000)
- Um curso online gratuito de 44 minutos. Este curso é um ponto de partida para entender e usar rapidamente Intel® FPGA produtos, garantia e recursos.
O software Intel® Quartus® Prime é composto por todas as ferramentas de software que você precisa para definir, simular, implementar e depurar seu projeto FPGA. Para começar, clique nos botões abaixo para baixar e licenciar o software e para obter algumas orientações de início rápido. Depois, reveja alguns dos materiais de treinamento oferecidos para o software Intel® Quartus® Prime , desde pequenos tutoriais on-line até aulas completas com instrutores.
Qual é a diferença entre Standard e Pro Edition?
1. Baixe o software Intel® Quartus® Prime
2. Obtenha uma licença para executar o software Intel® Quartus® Prime
3. Veja o guia de início rápido
Na seção "Primeiros passos", listamos os recursos básicos para você começar, incluindo guias de início rápido, um link para documentação básica e um link para os cursos de treinamento on-line e com instrutor que estão disponíveis.
Guias do usuário Intel® Quartus® Prime
Treinamento de software Intel® Quartus® Prime
A Intel oferece vários tipos de treinamento, on-line e presencialmente para ajudar você a se atualizar rapidamente no fluxo de projeto Intel® Quartus® Prime. Aqui estão algumas aulas de treinamento sugeridas para você começar.
Treinamento de software Intel® Quartus® Prime
| Duração | do tipo de nome do curso | |
|---|---|---|
| Workshop para iniciantes para FPGAs Intel® | Sessão online |
4 horas e 30 minutos |
Muitos outros cursos de treinamento estão disponíveis. Para um catálogo completo, consulte a página de treinamento Intel® FPGA .
1. Planejamento de E/S
O planejamento de E/S é feito em uma etapa inicial do FPGA projeto para garantir um posicionamento bem-sucedido em seu dispositivo de destino enquanto atende às restrições de pinos e temporizações dedicadas.
- O software Intel® Quartus® Prime Pro Edition oferece duas ferramentas para gerenciar o processo complexo de atendimento às muitas restrições de colocação de E/S.
| Tarefa | deplanejamento de E/ | S dedescrição | da ferramentacomo acessar |
|---|---|---|---|
| Planejador de interface | A ferramenta de planejador de interface gerencia a complexidade da integração de múltiplos módulos com requisitos rígidos para designação de pinos (por exemplo, PCI Express*, DDR, e núcleos de propriedade intelectual (IP) de loop bloqueado por fase (PLL). O Planejador de interface interage dinamicamente com o Intel® Quartus® Prime Fitter para verificar a legalidade do posicionamento enquanto você planeja. Você pode avaliar diferentes plantas usando relatórios interativos para planejar com precisão a melhor implementação. | Planeje interfaces e periferia de dispositivos | Planejador de interface de > de ferramentas |
| Planejador de pinos | A ferramenta de planejador de pinos é uma ferramenta de atribuição de pinos de baixo nível. Use essa opção para colocar manualmente os pinos de E/S e especificar a taxa de carga de carga e a intensidade da unidade. | Editar, validar ou exportar designações de pinos | Planejador de > pinos de atribuição |
Documentação de planejamento de E/S
Documentação da ferramenta de software
- Capítulo gerenciamento de pinos de E/S de dispositivos em uma seção do Guia do usuário do Intel® Quartus® Prime Pro Edition
- Capítulo de planejamento de interface em uma seção do Guia do usuário Intel® Quartus® Prime Pro Edition
Documentação de dispositivo
Treinamento de E/S
| Duração | do tipo | de curso |
|---|---|---|
| Design de sistema de E/S rápido e fácil com BluePrint | Gratuito, online | 39 minutos |
Outros recursos
O planejamento de E/S envolve muitas considerações, especialmente quando E/Ss de alta velocidade ou protocolos específicos estão envolvidos.
Para obter mais informações sobre o gerenciamento de E/S e sobre o suporte para desenvolvimento de placas, acesse:
2. Entrada de projeto
Entrada de projeto - Visão geral
Você pode expressar seu projeto usando vários métodos de entrada de projeto:
- Usando uma linguagem de descrição de hardware (HDL)
- Verilog
- SystemVerilog
- VHDL
- Platform Designer, uma ferramenta gráfica de entrada para conectar módulos complexos de forma estruturada
- Outros métodos de entrada de alto nível
- Síntese de alto nível (HLS) usando C++ para expressar módulos complexos
- O OpenCL™ usa C++ para implementar algoritmos computacionais em plataformas heterogêneas
Propriedade intelectual Intel® FPGA
Além da entrada direta do projeto, a Intel® FPGAs oferece suporte a um grande portfólio de propriedades intelectuais (IP) projetados especificamente para uso na Intel® FPGAs.
Aprendendo uma linguagem de descrição de hardware (HDL)
A Intel oferece vários cursos de treinamento em HDL, desde visões gerais on-line gratuitas até aulas completas com instrutores.
| Duração | do tipo | de curso |
|---|---|---|
| Conceitos básicos de HDL da Verilog | 50 minutos | Online, gratuito |
| Conceitos básicos de VHDL | 92 minutos | Online, gratuito |
| HdL Verilog avançado | 8 horas | Orientado por instrutor |
| SystemVerilog com o Software Quartus® II | 38 minutos | Online, gratuito |
Usando modelos de HDL
O software Intel® Quartus® Prime oferece vários modelos para elementos lógicos comumente usados, como registradores, atribuições de sinais selecionadas, atribuições de sinais simultâneas e chamadas de subprograma. Os modelos estão disponíveis em Verilog, SystemVerilog e VHDL.
Se você não tiver certeza da melhor maneira de escrever uma função específica para garantir que ela será implementada corretamente, você deve se referir a esses modelos. O sistema do modelo está totalmente descrito na inserção de código HDL de uma seção Modelo fornecido no Guia do usuário das recomendações de projeto.
Estilo de codificação DE HDL recomendado
Os estilos de codificação de HDL têm um efeito significativo na qualidade dos resultados para projetos lógicos. As ferramentas de síntese otimizarão o projeto, porém, para alcançar resultados precisos, você precisará codificar em um estilo, que será prontamente reconhecido pela ferramenta de síntese como construções lógicas específicas.
Além disso, existem boas práticas de projeto, que devem ser seguidas para o projeto geral de lógica digital e para dispositivos baseados em LAB em particular. Gerenciar metodologias de redefinição de lógica, atrasos de pipeline e geração de sinal síncrono adequada são alguns exemplos de boas práticas de projeto digital. Alguns recursos para aprender boas práticas de codificação de HDL estão listados abaixo.
Recursos para diretrizes de bom estilo de codificação de HDL
| Descrição dos recursos | |
|---|---|
| Estilos de codificação de HDL recomendados | Uma seção no guia do usuário do Intel® Quartus® Prime Pro Edition. |
| Práticas de projeto recomendadas | Uma seção no guia do usuário do Intel® Quartus® Prime Pro Edition. |
| Livro de receitas de síntese avançada com exemplos de projeto | PDF com exemplos de projeto. |
Propriedade Intelectual
A Intel® FPGAs oferecer suporte a um amplo portfólio de propriedades intelectuais (IP) projetados especificamente para uso nos FPGAs Intel®. Cada IP inclui um modelo de simulação para verificação de projeto antes da implementação do dispositivo. Consulte os links a seguir para obter mais informações sobre os núcleos IP disponíveis e o ecossistema IP no software Intel® Quartus® Prime.
| Descrição dos recursos | |
|---|---|
| Portfólio de Intel® FPGA IP | Visão geral do portfólio de Intel® FPGA IP. |
| Introdução aos Intel® FPGA IP núcleos | Como o catálogo IP e o editor de parâmetros gerenciam núcleos IP no software Intel® Quartus® Prime. |
| Localizador Intel® FPGA IP | Uma lista abrangente de Intel® FPGA IP núcleos. |
Platform Designer
Assista à introdução ao webcast do Platform Designer
Platform Designer é uma ferramenta gráfica de integração de sistemas que permite integrar rapidamente um sistema de componentes complexos.
Usando um framework de interconexão padronizado (Avalon® ou AMBA* AXI*), você pode integrar propriedade intelectual de terceiros, a partir do IP da sua própria organização, ou de módulos de caixa preta ainda para ser definido. Todos os Intel® FPGA IP núcleos estão em conformidade com as especificações da interface do Platform Designer.
O Platform Designer gera o HDL para instanciação no restante do seu projeto FPGA.
Documentação do Platform Designer
| Descrição dos recursos | |
|---|---|
| Criando um sistema com o Platform Designer | Noções básicas sobre como usar o platform designer. |
| Criando componentes do Platform Designer | Como integrar componentes de propriedade intelectual (IP) para uso no platform designer. |
| Interconexão do Platform Designer | Detalhes sobre as interfaces de memória mapeada e streaming disponíveis nos padrões de interconexão Avalon® e AMBA* AXI*. |
| Otimização do desempenho de sistema Platform Designer | Otimização de pipelines e lidar com arbitragem de barramento em um sistema Platform Designer. |
| Referência Tcl da interface do componente | Referência de interface de programação de aplicativos (API) para integrar o IP no sistema platform designer. |
| Componentes de projeto de sistema Platform Designer | Descrição dos componentes de interconexão disponíveis no Platform Designer. |
Cursos de treinamento sobre o Platform Designer (anteriormente Qsys)
| Tipo | de duração do | curso |
|---|---|---|
| Criando um projeto de sistema com o Platform Designer: primeiros passos | 28 minutos | Gratuito, online |
| Introdução ao Platform Designer | 30 minutos | Gratuito, online |
| Introdução à ferramenta de integração de sistemas Platform Designer | 8 horas | Orientado por instrutor |
| Platform Designer no software Intel® Quartus® Prime Pro Edition | 63 minutos | Gratuito, online |
| Projeto avançado do sistema usando Qsys: componente e simulação de sistema | 28 minutos | Gratuito, online |
| Projeto de sistema avançado usando Platform Designer: otimização do sistema | 46 minutos | Gratuito, online |
| Projeto de sistema avançado usando Qsys: verificação de sistema com system console | 26 minutos | Gratuito, online |
| Design de sistema avançado usando Qsys: utilizando a hierarquia | 45 minutos | Gratuito, online |
| Desenvolvimento de IP personalizado usando interfaces Avalon® e Arm* AMBA* AXI | 107 minutos | Gratuito, online |
Exemplos de projeto Platform Designer
| Descrição dos recursos | |
|---|---|
| Platform Designer - exemplo de projeto | Exemplo de projeto para download de um testador de memória implementado no Platform Designer. |
| Exemplo de design de memória AXI* | Interface do AMBA* AXI*-3 Agent em um simples componente de memória personalizada Verilog. |
| Exemplo de simulação de BFM: interface de ponte HPS AXI* para FPGA núcleo | Uma interface de sistema de processador rígido (HPS) para a ponte FPGA AXI* (h2f). |
| Guia do usuário do conjunto IP de verificação Avalon® (PDF) | Modelos funcionais de barramento (BFMs) para verificar núcleos IP usando interfaces Avalon®. |
| Arquivos de projeto (.zip) | |
| Suite IP de verificação AXI* da Mentor Graphics* (PDF) | BFMs para verificar núcleos IP usando interfaces AMBA* AXI*. |
Relatório técnico
| Descrição dos recursos | |
|---|---|
| Comparando abordagens de integração de IP para implementação FPGA | Discute os desafios da interconexão em dispositivos FPGA complexos. |
| Empregando os benefícios da arquitetura de rede em um chip para FPGA projeto do sistema | Descreve as vantagens das arquiteturas de rede em um chip (NoC) no Intel® FPGA design de sistema. |
3. Simulação
Visão geral da simulação
O software Intel® Quartus® Prime suporta RTL e simulação de projeto de nível de porta em simuladores EDA suportados.
A simulação envolve:
- Configurando o ambiente de trabalho do simulador
- Compilando bibliotecas de modelo de simulação
- Executando sua simulação
O software Intel® Quartus® Prime suporta o uso de um fluxo de simulação roteirizado para automatizar o processamento de simulação em seu ambiente de simulação preferido.
No Intel® Quartus® software Prime Standard Edition, você tem a opção de usar o fluxo da ferramenta NativeLink, que automatiza o lançamento do simulador escolhido.
Fluxo de simulação roteado
| Descrição | detópico | pro edition | standard |
|---|---|---|---|
| Simulando projetos Intel® FPGA | Ao usar o Platform Designer para configurar núcleos e sistemas IP, os scripts de configuração de ambiente de simulação são gerados para simuladores EDA suportados. | Simulação de terceiros | Simulação de terceiros |
| Aldec Active-HDL | Este capítulo fornece diretrizes específicas para simulação de projetos Intel® Quartus® Prime com o software Aldec Active-HDL ou Riviera-PRO. | Suporte para Aldec Active-HDL e Riviera-PRO | Diretrizes da Aldec Active-HDL e riviera-PRO |
| Empresa incisiva de cadência | Este capítulo fornece diretrizes específicas para simulação de Intel® Quartus® projetos Prime Pro Edition com o software Cadence Xcelium* Parallel Simulator. | Suporte para simulador paralelo Cadence Xcelium* | Suporte para simulador de cadência |
| Siemens EDA QuestaSim* | Este capítulo fornece diretrizes para a simulação de projetos Intel® Quartus® Prime com os simuladores Siemens EDA QuestaSim* suportados. | Suporte para Simulador Siemens EDA QuestaSim* | Suporte para Simulador Questa* Intel® FPGA Edition, ModelSim® e Questa* |
| Synopsys* VCS e VCS MX | Você pode incluir seu simulador de EDA suportado no fluxo de projeto Intel® Quartus® Prime. Este documento fornece diretrizes para a simulação de projetos Intel® Quartus® Prime com o software Synopsys VCS ou VCS MX. | Suporte para Synopsys VCS* e VCS MX | Suporte para Synopsys VCS* e VCS MX |
Consulte os seguintes vídeos para obter orientação sobre como configurar simulações: |
|||
Fluxo de simulação NativeLink
No Intel® Quartus® software Prime Standard Edition, você tem a opção de usar o NativeLink. Isso permite que você inicie automaticamente todas as etapas necessárias para simular seu projeto após modificar seu código fonte ou IP.
O recurso NativeLink integra seu simulador EDA com o software Intel® Quartus® Prime Standard Edition automatizando o seguinte:
- Geração de arquivos específicos de simulação e scripts de simulação.
- Compilação de bibliotecas de simulação.
- Inicialização automática do simulador após a análise e formulação de software Intel® Quartus® Prime, análise e síntese do software, ou após uma compilação completa.
Recursos para a configuração de simulação do NativeLink
| descrição | dotipo de recurso | deconfiguração de simulação NativeLink |
|---|---|---|
| Usando simulação do NativeLink | Guia do usuário | Um capítulo no guia do usuário do Intel Quartus Prime standard edition: simulação de terceiros. |
| Como configurar a simulação nativelink | Vídeo | Um breve vídeo que demonstra como configurar o NativeLink para um projeto simples. |
| Descrição | do tipo de recurso de recursos de | simulação |
|---|---|---|
| Simulação de Intel® FPGA projetos (Intel® Quartus® Prime Pro Edition) | Guia do usuário | Documentação principal para o software Intel® Quartus® Prime Pro Edition. |
| Simulação de Intel® FPGA projetos (Intel® Quartus® Prime Standard Edition) | Manual | Documentação principal para o software Intel® Quartus® Prime standard edition. |
| Gerando um testbench com a ferramenta de simulação Intel® FPGA-ModelSim* | Vídeo | Este vídeo fornecerá a maneira mais fácil de gerar um banco de testes com Altera-Modelsim. Você pode modificar o banco de teste com programação VHDL/Verilog no banco de teste gerado. Siga as Intel FPGA para ver como estamos programados para o sucesso e podemos ajudá-lo a enfrentar seus problemas de FPGA com soluções abrangentes. |
| Simulando um projeto de processador Nios® II | Vídeo | Este vídeo descreve como simular o projeto do processador Nios II. Siga as Intel FPGA para ver como estamos programados para o sucesso e podemos ajudá-lo a enfrentar seus problemas de FPGA com soluções abrangentes. |
| Como simular bloco de interface de memória serial ativa | Vídeo | Este vídeo mostrará aos usuários como simular uma simples leitura e gravação em um flash de terceiros usando o bloco de interface de memória serial ativa. |
| Gerando simulação de projeto de exemplo PHYLite no ModelSim* em 16.1 com Arria® 10 | Vídeo | Este vídeo tutorial demonstra como gerar arquivos de simulação a partir de configurações personalizadas de PHYLite no Qsys. Ele também se orientará sobre como configurar o ambiente de simulação no ModelSim para executar simulações PHYLite. Este guia de vídeo está usando Arria 10 dispositivo específico, 16.1 Quartus e ModelSim 10.5c. |
| Como simular o pedido de byte do Cyclone® V 8b10b IP | Vídeo | Este vídeo mostrará aos usuários como realizar alinhamento manual de palavras e pedidos de bytes no PHY nativo Cyclone V com o modo 8b10b e PCS de largura dupla. Um método semelhante é aplicável a todos os dispositivos da série V. Com o modo DE PCS de largura dupla e SERDES de byte habilitado, o transceptor atingirá uma taxa de dados mais alta. |
| Simulando Arria® 10 RLDRAM3 usando o modelo de memória do fornecedor | Vídeo | Este vídeo mostrará ao usuário como executar uma simulação de projeto de exemplo substituindo Intel FPGA modelo de memória genérica pelo modelo de memória do fornecedor. |
| Simulação de Ping Pong PHY DDR3 | Vídeo | Entenda o projeto PHY Ping Pong usando o software Quartus® II e simule o Ping Pong PHY usando o simulador ModelSim Siga Intel FPGA para ver como estamos programados para o sucesso e pode ajudá-lo a enfrentar seus problemas de FPGA com soluções abrangentes. |
| Simulação do núcleo SoC HPS DDR3 | Vídeo | Aprenda a simular um núcleo DDR3 do HPS SoC (Hard Processor System) usando o software Quartus II v. 13.1 e a ferramenta de integração de sistema Qsys, Questa Sim 10.1d e uma máquina Linux Siga o Intel FPGA para ver como somos programados para o sucesso e podemos ajudá-lo a lidar com seus problemas de FPGA com soluções abrangentes. |
| Projeto de sistema avançado usando Platform Designer: componente e simulação de sistema |
Treinamento on-line | Este treinamento é a parte 1 de 4. A ferramenta de integração de sistema Platform Designer economiza tempo significativo gerando automaticamente lógica de interconexão para conectar funções IP e subsistemas. Curso on-line de 28 minutos |
4. Síntese
Visão geral da síntese
A fase de síntese lógica do fluxo de projeto de software Intel® Quartus® obterá o código do nível de transferência de registros (RTL) e criará uma netlist de primitivas de nível inferior (a netlist pós-síntese). A netlist pós-síntese será então usada como uma entrada para o Fitter, que colocará e roteará o projeto.
O software Intel® Quartus® Prime e o Quartus® II incluem síntese integrada avançada e interfaces com outras ferramentas de síntese de terceiros. O software também oferece visualizadores de netlist esquemáticos que você pode usar para analisar uma estrutura de um projeto e ver como o software interpretou seu projeto.
Os resultados da síntese podem ser visualizados com os visualizadores da Netlist Quartus®, após a formulação de RTL e após o mapeamento de tecnologia.
Documentação de síntese
| Descrição | do título |
|---|---|
| Síntese integrada do Quartus Prime | A ferramenta de síntese integrada do software Intel® Quartus® Prime suporta a síntese de VHDL, Verilog, SystemVerilog e as linguagens de entrada de projeto legada Intel® FPGA específicas. |
| Suporte synplify | O fluxo de ferramentas de software Intel® Quartus® Prime também suporta os synplify synplify e synplify pro sintetizadores lógicos Synplify Pro. |
| Suporte para Mentor Graphics* Precision RTL | O fluxo de ferramenta de software Intel® Quartus® Prime também suporta o Mentor Graphics* Precision RTL Synthesizer. |
Treinamento e demonstrações de síntese
| Descrição | do título |
|---|---|
| Usando o Software Quartus® Prime: uma introdução (ODSW1100) | Familiarize-se com o ambiente básico de projeto do Software Quartus® Prime. Você aprenderá sobre um fluxo básico de projeto FPGA e como usar o software Quartus® Prime no fluxo. Este é um curso on-line de 80 minutos. |
| Série de projetos de software Quartus® Prime: fundamento (padrão) (ODSW1110) | Aprenda a usar o software Quartus® Prime para desenvolver um projeto FPGA ou de CPLD do projeto inicial à programação do dispositivo. Este é um curso online com 3,5 horas. |
| Série de projetos do software Quartus® Prime: fundamento (IDSW110) | Crie um projeto, insira arquivos de projeto, compile e configure seu dispositivo para ver o projeto funcionando no sistema. Insira restrições de tempo e analise um projeto usando o Analisador de temporização. Descubra como o software intercede com as ferramentas de EDA comuns usadas para síntese e simulação. Este é um curso de 8 horas com instrutor. |
Síntese de alto nível
A ferramenta de síntese de alto nível (HLS) da Intel usa uma descrição de projeto escrita em C++ e gera código RTL otimizado para FPGAs Intel®.
Para obter mais informações sobre a Intel® HLS Compiler, incluindo documentação, exemplos e cursos de treinamento, acesse a página de suporte do HLS.
| Descrição do documento | |
|---|---|
| Guia de primeiros passos do HLS | Mostra como inicializar seu ambiente de compilador de síntese de alto nível. Inclui também exemplos de projetos e tutoriais para demonstrar maneiras de usar o compilador de forma eficaz. |
| Guia do usuário do HLS | Oferece instruções sobre sintetização, verificação e simulação de núcleos IP para produtos Intel® FPGA. |
| Manual de referência do HLS | Fornece informações sobre o fluxo de projeto de componentes de síntese de alto nível (HLS), incluindo opções de comando e outros elementos de programação que você pode usar em seu código componente. |
| Guia de melhores práticas da HLS | Oferece dicas e orientações sobre como otimizar seu projeto de componentes usando informações fornecidas pelo compilador HLS. |
5. Fitter
Fitter - Edição Pro
Com o software Intel® Quartus® Prime Pro Edition, o Fitter faz seu trabalho em etapas individuais controláveis; você pode otimizar cada estágio individualmente executando exatamente essa etapa do processo de ajuste, iterando para otimizar esse estágio.
| Otimização incremental | do estágio Fitter |
|---|---|
| Plano | Após essa etapa, você pode executar análises de tempo pós-plano para verificar as restrições de tempo e validar janelas de temporização entre relógios. Visualize as propriedades de posicionamento e periferia e execute o planejamento de clock para projetos de Intel® Arria® de 10 FPGA e Intel® Cyclone® 10 FPGA. |
| Lugar inicial | Após essa etapa, o planejador de chips pode exibir uma colocação inicial de elementos de projeto de alto nível. Use essas informações para orientar suas decisões de planejamento. Para Intel® Stratix® 10 FPGA projetos, você também pode realizar o planejamento do relógio antecipada depois de executar este estágio. |
| Lugar | Após essa etapa, valide o recurso e a utilização de lógica nos relatórios de compilação e analise a colocação de elementos de projeto no Planejador de chips. |
| Rota | Após esta etapa, execute uma instalação detalhada e mantenha o fechamento de temporização no Analisador de temporização e visualize os congestionamentos de roteamento por meio do Planejador de chips. |
| Retime | Após esta etapa, analise os resultados da retiming no relatório Fitter e corrija quaisquer restrições limitando a otimização de retiming adicional. |
Por padrão, o Fitter passará por todas as suas etapas. No entanto, você pode analisar os resultados das etapas de Fitter para avaliar seu projeto antes de executar a próxima etapa ou antes de executar uma compilação completa. Para mais informações sobre como usar as etapas fitter para controlar a qualidade dos resultados do seu projeto, consulte a seção Executando o ajuste no guia do usuário do compilador: Intel® Quartus® Prime Pro Edition.
Você pode especificar várias configurações para direcionar o nível de esforço do Fitter para coisas como empacotamento de registros, duplicação e fusão de registros, e nível de esforço geral. Para obter mais informações sobre as configurações fitter, consulte as discussões na seção de referência de configurações fitter no guia do usuário do compilador: Intel® Quartus® Prime Pro Edition.
Fitter - Edição Padrão
No software Intel® Quartus® Prime Standard Edition, você pode especificar várias configurações para direcionar o nível de esforço do Fitter, como empacotamento de registros, duplicação e fusão de registros, e nível geral de esforço. Para uma lista completa de Configurações fitter, consulte a página de ajuda para configurações do compilador
Para obter mais informações sobre as configurações de Fitter, consulte as discussões em
- Redução da seção de tempo de compilação do guia do usuário da edição padrão Intel® Quartus® Prime: compilador.
- Seção de encerramento e otimização de temporização do guia do usuário da edição padrão Intel® Quartus® Prime: otimização de projeto.
6. Análise de cronometragem
Visão geral de análise de temporização
O Analisador de temporização determina as relações de temporização que devem ser atendidas para que o projeto funcione corretamente e verifica os tempos de chegada em relação aos tempos necessários para verificar o tempo.
A análise de tempo envolve muitos conceitos fundamentais: arcos assíncronos v. síncronos, chegada e tempos necessários, requisitos de instalação e espera, etc. Estes são definidos na seção Conceitos básicos de análise de temporização do guia do usuário do Intel® Quartus® Prime Standard Edition: Analisador de temporização.
O Analisador de tempo aplica suas restrições de tempo e determina os atrasos de tempo dos resultados da implementação de seu projeto pelo Fitter no dispositivo de destino.
O analisador de temporização deve operar a partir de uma descrição precisa de seus requisitos de tempo, expressa como restrições de tempo. A seção Constraining Designs do Guia do usuário da Intel® Quartus® Prime Standard Edition: Analisador de temporização descreve como as restrições de tempo podem ser adicionadas aos arquivos.sdc, para uso tanto pelo Fitter quanto pelo Analisador de temporização.
O fechamento de cronometragem é um processo iterativo de refinação de restrições de tempo; ajustando parâmetros para síntese e Fitter, e gerenciando variações de semente de ajuste.
Analisador de temporização
O analisador de temporização Intel Quartus Prime
O Analisador de temporização no software Intel® Quartus® Prime é uma poderosa ferramenta de análise de temporização com estilo ASIC que valida o desempenho de temporização de toda a lógica em seu projeto usando uma restrição padrão do setor, análise e metodologia de relatórios. O Analisador de temporização pode ser levado de uma interface gráfica do usuário ou de uma interface de linha de comando para restringir, analisar e relatar resultados para todos os caminhos de temporização em seu projeto.
Um guia do usuário completo sobre o Analisador de temporização pode ser encontrado na seção Running the Timing Analyzer do guia do usuário do Intel® Quartus® Prime Standard Edition: Analisador de temporização.
Se você é novo em análise de cronometragem, consulte a seção Fluxo recomendado para usuários pela primeira vez do guia do usuário do Intel® Quartus® Prime Standard Edition: Analisador de temporização. Isso descreve o fluxo de projeto completo usando restrições básicas.
| Descrição do curso | do | treinamento
|---|---|
| Intel® Quartus® análise de cronometragem do software Prime Pro — Parte 1: analisador de temporização | Você aprenderá os principais aspectos da GUI do analisador de temporização no software Intel® Quartus® Prime Pro v. 20.3, com ênfase na avaliação de relatórios de tempo. |
| Intel® Quartus® Análise de cronometragem do Software Prime Pro — Parte 2: Coleções SDC | Você aprenderá o conceito de coleções no formato Synopsys* Design Constraints (SDC) usando o Analisador de temporização no software Intel® Quartus® Prime Pro v. 20.3. |
| Intel® Quartus® análise de cronometragem do software Prime Pro — Parte 3: restrições de clock | Você aprenderá como criar clocks, clocks gerados, incerteza de clock e grupos de clock usando o formato Synopsys* Design Constraints (SDC) no Analisador de temporização no software Intel® Quartus® Prime Pro v. 20.3. |
| Intel® Quartus® Análise de cronometragem do software Prime Pro — Parte 4: interfaces de E/S | Você aprenderá os conceitos básicos sobre a restrição de interfaces de E/S usando o formato Synopsys* Design Constraints (SDC) no Analisador de temporização no Intel® Quartus® Prime Pro software v. 20.3. |
| Intel® Quartus® Análise de cronometragem do Software Prime Pro — Parte 5: exceções de cronometragem | Você aprenderá sobre e como aplicar as exceções de tempo, caminhos falsos, caminhos de vários ciclos e atrasos mínimos e máximos usando o formato Synopsys* Design Constraints (SDC) no Analisador de temporização no software Intel® Quartus® Prime Pro v. 20.3. |
| Análise de cronometragem: palestra | Você aprenderá como restringir e analisar um projeto para temporização usando o Analisador de temporização no software Intel® Quartus® Prime Pro v. 22.1. |
| Análise de cronometragem: laboratórios práticos | seu workshop é uma continuação para a Intel FPGA Timing Analysis: Class Haverá uma breve revisão das restrições de SDC aprendidas na classe anterior antes de iniciar os laboratórios. |
| Intel® FPGA fechamento de cronometragem: palestra | Essa aula ensina as técnicas usadas por especialistas em design para fechar o timing de projetos que "ultrapassam o envelope" do desempenho. |
| Fechamento de cronometragem Intel® FPGA: laboratório prático | Seu tempo durante este workshop será gasto principalmente usando o Software Intel® Quartus® Prime para praticar técnicas de encerramento de temporização. |
| Encerramento de cronometragem usando relatórios personalizados do TimeQuest | Saiba como usar as recomendações de fechamento de temporização do Intel® Quartus® Prime no Analisador de temporização para ajudar a encontrar problemas que podem estar causando falhas de cronometragem. |
Fechamento de cronometragem
Se o Analisador de temporização determinar que suas especificações de tempo não foram atendidas, então o projeto deve ser otimizado para temporização até que a discrepância seja encerrada e suas especificações de tempo sejam atendidas.
O encerramento da cronometragem envolve várias técnicas possíveis. As técnicas mais eficazes variam de acordo com cada projeto. O capítulo de encerramento de cronometragem e otimização no Guia do usuário de otimização de projeto: o Intel Quartus Prime Pro Edition oferece muitos conselhos práticos sobre o processo de encerramento de cronometragem.
Existem vários cursos de treinamento adicionais para ajudá-lo a entender como avaliar seu projeto para as técnicas certas de encerramento de cronometragem.
| Número do curso | de tipo | de duração | docurso |
|---|---|---|---|
| Compilação incremental baseada em blocos no Intel® Quartus® Prime Pro Software: fechamento de cronometragem e dicas | 22 minutos | Online, gratuito | OIBBC102 |
| Avaliação de projeto para fechamento de cronometragem | 42 minutos | Online, gratuito | ODSWTC02 |
| Melhores práticas de design de HDL para fechamento de cronometragem | 50 minutos | Online, gratuito | OHDL1130 |
| Encerramento de cronometragem usando relatórios personalizados do TimeQuest | 21 minutos | Online, gratuito | OTIM1100 |
| Intel® FPGA fechamento de cronometragem: palestra | 8 horas | Orientado por instrutor | IDSW145 |
7. Otimização do projeto
Visão geral da otimização de projeto
Os Intel® Quartus® Software Prime e Quartus® II incluem uma ampla gama de recursos para ajudar você a otimizar seu projeto para área e temporização. Esta seção oferece os recursos para ajudá-lo com técnicas e ferramentas de otimização de projeto.
Os softwares Intel® Quartus® Prime e Quartus® II oferecem otimização da netlist de síntese física para otimizar projetos além do processo de compilação padrão. A síntese física ajuda a melhorar o desempenho do seu projeto, independentemente da ferramenta de síntese usada.
Documentação de suporte para otimização
| Descrição | do título |
|---|---|
| Otimização de área e cronometragem | Esta seção do guia do usuário explica como reduzir o uso de recursos, reduzir o tempo de compilação e melhorar o desempenho de temporização ao projetar para dispositivos Intel®. |
| Analisando e otimizando a planta planta de projeto | Esta seção do guia do usuário descreve como usar o planejador de chips para analisar e otimizar a planta útil para seus projetos. Este capítulo também explica como usar a Região de bloqueio lógico para controlar o posicionamento. |
| Gerenciamento de mudanças de engenharia com o planejador de chips | Esta seção do guia do usuário descreve como usar o Planejador de chips para implementar pedidos de mudança de engenharia (ECOs) para dispositivos suportados. |
| Otimizações da netlist e síntese física | Esta seção do guia do usuário explica como as otimizações da netlist e a síntese física no Intel® Quartus® software Prime podem modificar a netlist do seu projeto e ajudar a melhorar a qualidade dos seus resultados. |
| Centro de recursos de compilação incremental | Esta página do centro de recursos mostra como você pode usar a compilação incremental para reduzir os tempos de compilação e preservar os resultados durante a otimização. |
Cursos de treinamento sobre otimização de projeto
| Número do | cursode tipo | de duração do | curso |
|---|---|---|---|
| Usando o Intel® Quartus® Software Prime Pro: Planejador de chips | 29 minutos | Online, gratuito | OPROCHIPPLAN |
| Usando o Design Space Explorer | 22 minutos | Online, gratuito | ODSE |
| Fechamento de temporização usando relatórios personalizados do analisador de temporização | 21 minutos | Online, gratuito | OTIM1100 |
| Melhores práticas de projeto para o fechamento de cronometragem | 50 minutos | Online, gratuito | OHDL1130 |
Ferramentas de otimização de projeto
O software Intel® Quartus® Prime oferece ferramentas que apresentam seu projeto de maneiras visuais. Essas ferramentas permitem diagnosticar qualquer área problemática do seu projeto, em termos de ineficiências lógicas ou físicas.
- Você pode usar o Netlist Viewers para ver uma representação esquemática de seu projeto em várias etapas do processo de implementação: antes da síntese, após a síntese e depois do lugar e da rota. Isso permite confirmar suas intençãos de projeto em cada estágio.
- O Planejador de partição de projeto ajuda você a visualizar e rever o esquema de particionamento de um projeto, mostrando informações de tempo, densidades de conectividade relativas e o posicionamento físico de partições. Você pode localizar partições em outros visualizadores ou modificar ou excluir partições.
- Com o Planejador de chips, você pode fazer atribuições de planta base, realizar análise de energia e visualizar caminhos críticos e congestionamento de roteamento. O Planejador de partição de projeto e o Planejador de chips permitem que você particione e layout de seu projeto a um nível mais alto.
- O Design Space Explorer II (DSE) automatiza a busca pelas configurações que dão os melhores resultados em qualquer projeto individual. O DSE explora o espaço de design do seu projeto, aplica várias técnicas de otimização e analisa os resultados para ajudá-lo a descobrir as melhores configurações para seu projeto.
O uso dessas ferramentas pode ajudá-lo a otimizar a implementação do dispositivo.
Visualizadores de netlist
Os visualizadores de netlist de software Intel® Quartus® Prime oferecem maneiras poderosas de visualizar seu projeto em várias etapas. A análise cruzada é possível com outras visualizações de projeto: você pode selecionar um item e reallá-lo no Planejador de chips e janelas do Visualizador de arquivos de projeto.
- O RTL Viewer mostra a lógica e as conexões inferidas pelo sintetizador, após a definição da hierarquia e dos principais blocos lógicos. Você pode usar o RTL Viewer para verificar seu projeto visualmente antes de simulação ou outros processos de verificação.
- O Visualizador de mapa de tecnologia (Post-Mapping) pode ajudá-lo a localizar nós na sua netlist após a síntese, mas antes do lugar e da rota.
- O Technology Map Viewer (Post-Fitting) mostra a netlist após o lugar e a rota. Isso pode ser diferente da netlist de pós-mapeamento porque o fitter pode fazer otimizações para atender às restrições durante a otimização física.
O RTL Viewer exibe a lógica inferida pela ferramenta de síntese após a configuração da hierarquia e dos principais blocos funcionais.
O Technology Map Viewer mostra a lógica após a síntese (a "exibição do mapa postal") ou após o posicionamento e roteamento (a "exibição pós-ajuste").
Netlist e Finite State Machine Viewers
Consulte uma demonstração do Netlist Viewer do Software Quartus® e do Finite Machine Viewer nos vídeos abaixo.
Intel® Quartus® Prime Netlist Viewers: ferramentas que ajudam a analisar e depurar seus projetos (parte 1)
O Intel® Quartus® Prime RTL Viewer e o State Machine Viewer oferecem maneiras poderosas de visualizar seus resultados de síntese inicial e totalmente mapeada durante os processos de entrada de depuração, otimização e restrição.
Intel® Quartus® Prime Netlist Viewers: ferramentas que ajudam a analisar e depurar seus projetos (parte 2)
O Intel® Quartus® Prime RTL Viewer e o State Machine Viewer oferecem maneiras poderosas de visualizar seus resultados de síntese inicial e totalmente mapeada durante os processos de entrada de depuração, otimização e restrição.
Recursos para visualizadores de netlist
| Descrição dos recursos | |
|---|---|
| Otimizando o Design Netlist | Uma seção no guia do usuário do Intel® Quartus® Prime standard edition: otimização de projeto, cobrindo o uso dos Visualizadores da Netlist. |
Planejador de chips
A análise da planta alta do projeto ajuda a fechar o tempo e garantir o desempenho ideal em projetos altamente complexos. O Planejador de chips no software Intel® Quartus® Prime ajuda você a fechar o tempo rapidamente em seus projetos. Você pode usar o planejador de chips com Regiões de bloqueio lógico para compilar seus projetos hierarquicamente e ajudar na planta base. Além disso, use partições para preservar os resultados de posicionamento e roteamento de execuções de compilação individuais.
Você pode realizar análise de projeto, bem como criar e otimizar a planta de projeto com o Planejador de chips. Para fazer designações de E/S, use o Planejador de pinos.
Recursos do Planejador de chips.
| Descrição do tipo de recurso | ||
|---|---|---|
| Analisando e otimizando a planta planta de projeto | Guia do usuário de otimização de projeto: capítulo Intel® Quartus® Prime Pro Edition | Documentação principal para planta útil do projeto e Planejador de chips. |
| Vídeo instrucional do Planejador de chips (Parte 1 de 2) | Vídeo E2E | Tutorial do Planejador de chip: cruzar caminhos de temporização de referência, entrada de ventoinha, saída de ventoinha, atrasos de roteamento e regiões de clock. |
| Vídeo instrucional do Planejador de chips (Parte 2 de 2) | Vídeo E2E | Tutorial do Planejador de chip: utilização de roteamento, pesquisa de elementos de projeto e regiões de bloqueio lógico. |
| Fazendo mudanças na ECO usando o planejador de chips Intel FPGA Quartus e o editor de propriedades de recursos (Parte 1 de 3) | Vídeo E2E | Fazendo mudanças na ordem de mudança de engenharia (ECO) tardias e pequenas usando o Planejador de chips. |
| Fazendo mudanças na ECO usando o planejador de chips Intel FPGA Quartus e o editor de propriedades de recursos (Parte 2 de 3) | Vídeo E2E | Fazendo mudanças de ECO pequenas e atrasadas usando o Planejador de chips. |
| Fazendo mudanças na ECO usando o planejador de chips Intel FPGA Quartus e o editor de propriedades de recursos (Parte 3 de 3) | Vídeo E2E | Fazendo mudanças de ECO pequenas e atrasadas usando o Planejador de chips. |
| Como rastrear o roteamento local do clock recuperado de CDR do canal do transceptor para o pino de E/S usando o analisador de temporização e o Planejador de chip | Vídeo E2E | Um exemplo de como usar o Planejador de chips com o analisador de temporização. |
Design Space Explorer II
O Design Space Explorer II (DSE) permite que você explore os muitos parâmetros disponíveis para compilação de projetos.
Você pode usar o DSE para gerenciar várias compilações com diferentes parâmetros para encontrar a melhor combinação de parâmetros que permitem alcançar o fechamento de temporização.
Recursos do Design Space Explorer II.
| Descrição dos recursos | |
|---|---|
| Otimização com o Design Space Explorer II | Guia de início de usuário: Intel® Quartus® Prime Pro Edition. |
| Exemplo de projeto do Design Space Explorer (DSE) | Um exemplo de uma exploração de espaço. |
| Usando o Design Space Explorer (ODSE) | Treinamento on-line gratuito, 21 minutos. |
8. Depuração em chip
Conforme FPGAs aumento no desempenho, tamanho e complexidade, o processo de verificação pode se tornar uma parte crítica do ciclo de projeto do FPGA. Para aliviar a complexidade do processo de verificação, a Intel fornece um portfólio de ferramentas de depuração em chip. As ferramentas de depuração em chip permitem a captura em tempo real de nós internos em seu projeto para ajudá-lo a verificar seu projeto rapidamente sem o uso de equipamentos externos, como um analisador de lógica de banco ou um analisador de protocolo. Isso pode aliviar o número de pinos necessários para a análise de sinal no nível de placa. Para um guia de todas as ferramentas no portfólio de depuração, consulte a seção Ferramentas de depuração do sistema no Guia do usuário das ferramentas de depuração: Intel® Quartus® Prime Pro Edition.
| Descrição dos recursos | |
|---|---|
| Console do sistema | Analisando e depurando projetos com o System Console. |
| Kit de ferramentas PHY nativo do transceptor. | |
| Analisador lógico Signal Tap | Depuração de projeto com o analisador lógico Signal Tap. |
| Sonda de sinal | O recurso de roteamento incremental da sonda de sinal ajuda a reduzir o processo de verificação de hardware e o tempo de comercialização para projetos de sistema-em-um-chip programável (SOPC). |
| Interface de analisador lógico | Depuração no sistema usando analisadores lógicos externos. |
| Fontes e sondas integradas ao sistema | Unidade e amostra de valores lógicos usando JTAG. |
| Editor de conteúdo de memória no sistema | O Intel® Quartus® Prime In-System Memory Content Editor (ISMCE) permite visualizar e atualizar memórias e constantes no tempo de execução através da interface JTAG. |
| Virtual JTAG Interface | Este Intel® FPGA IP permite que você construa sua própria cadeia de digitalização JTAG expondo todos os sinais de controle JTAG e configurando seus Registradores de Instrução JTAG (IRs) e Registradores de Dados JTAG (DRs). |
A depuração de memória externa é facilitada pelo kit de ferramentas de interface de memória extermal, que é detalhado no Centro de suporte de interface de memória externa. O kit de ferramentas do transceptor oferece instalações extensas para verificar a qualidade e o desempenho do sinal do transceptor. Para obter mais informações sobre este kit de ferramentas, consulte a página do produto Kit de ferramentas do transceptor. |
|
Exemplos de design de depuração em chip
Aqui estão alguns exemplos para ajudá-lo a aproveitar os recursos disponíveis para cenários de depuração comuns.
- Fluxo de acionamento baseado em estado SignalTap* II
- Exemplo de fontes e sondas no sistema
- Exemplos do kit de ferramentas do transceptor para dispositivos Stratix® V GX, Arria® V GX/GT, Cyclone® V GX/GT e Stratix® IV GX/GT
- Exemplos de projeto do System Console (.qar formato de arquivo de software Quartus®)
Depuração em chip — Cursos de treinamento
| Número do | cursode tipo | de duração do | curso |
|---|---|---|---|
| Analisador de lógica SignalTap II: introdução e primeiros passos | 47 minutos | Online, gratuito | ODSW1164 |
| Analisador lógico SignalTap II: condições básicas de gatilho e configuração | 35 minutos | Online, gratuito | ODSW1171 |
| Analisador lógico Signal Tap: acionamento, compilação e programação baseados em estado | 37 minutos | Online, gratuito | ODSW1172 |
| Analisador de lógica SignalTap II: aquisição de dados e recursos adicionais | 35 minutos | Online, gratuito | ODSW1173 |
| ferramentas de depuração Intel® FPGA | 8 horas | Orientado por instrutor | IDSW135 |
| Depuração da integridade da cadeia JTAG | 26 minutos | Online, gratuito | ODJTAG1110 |
| Depuração em chip de IP de interfaces de memória em Arria® 10 dispositivos | 30 minutos | Online, gratuito | OMEM1124 |
| Console do sistema | 29 minutos | Online, gratuito | OEMB1117 |
| Projeto de sistema avançado usando Platform Designer: verificação de sistema com System Console | 26 minutos | Online, gratuito | OAQSYSSYSCON |
Depuração em chip — outros recursos
| Descrição dos recursos | |
|---|---|
| Guia do usuário do núcleo JTAG Intel® FPGA IP virtual (PDF) | O núcleo JTAG Intel® FPGA IP virtual oferece acesso à fonte PLD por meio da interface JTAG. |
| AN 323: Usando analisadores de lógica embarcada SignalTap II em sistemas SOPC Builder (PDF) | Usando o SignalTap para monitorar sinais localizados dentro de um módulo de sistema gerado pelo Platform Designer. |
| AN 446: Depuração de sistemas de Nios® II com o analisador lógico SignalTap II (PDF) | Esta nota de aplicação examina o uso do plug-in Nios® II no analisador lógico Signal Tap e apresenta os recursos, as opções de configuração e os modos de uso para o plug-in. |
| AN 799: Depuração rápida de projeto Intel® Arria® 10 usando sonda de sinal e recompilação rápida (PDF) | Esta nota de aplicação mostra uma técnica de depuração que fornece fácil acesso aos sinais internos do dispositivo sem afetar o projeto. |
Tópicos avançados
Fluxos de projeto baseados em blocos
O software de projeto Intel® Quartus® Prime Pro Edition oferece fluxos de projeto baseados em blocos. Há dois tipos: a compilação incremental baseada em blocos e os fluxos de reutilização de blocos de projeto, que permitem que a sua equipe de desenvolvimento geograficamente diversificada colabore em um projeto.
A compilação incremental baseada em blocos está preservando ou esvaziando uma partição de um projeto. Isso funciona com partições de núcleo e não requer arquivos adicionais ou planejamento da área ocupada. A partição pode ser esvaziada, preservada na fonte, na síntese e em instantâneos finais.
O fluxo de reutilização de blocos de projeto permite que você reutilize um bloco de um projeto em um projeto diferente criando, preservando e exportando uma partição. Com esse recurso, você pode esperar uma entrega limpa de módulos com cronometragem fechada entre diferentes equipes.
Recursos de projeto baseados em blocos
- Seção de fluxo de projeto baseado em blocos no Guia do usuário do Intel® Quartus® Prime Pro Edition
- AN 839: Tutorial de reutilização de blocos de projeto: para Intel® Arria® 10 FPGA placa de desenvolvimento
- Arquivo do projeto (.zip)
- Treinamento: Reutilização de blocos de projeto (OBBDR100)
- Compilação incremental baseada em blocos no Intel Quartus® Prime Pro Software: introdução
- Compilação incremental baseada em blocos no Intel Quartus® Prime Pro Software: particionamento de projeto
- Compilação incremental baseada em blocos no Intel Quartus® Prime Pro Software: fechamento de cronometragem e dicas
Recompilação rápida
A Recompilação rápida permite a reutilização de resultados anteriores de síntese e ajuste quando possível, e não reprocessa blocos de projeto inalterados. A Recompilação rápida pode reduzir o tempo total de compilação após fazer pequenas mudanças no projeto. A Recompilação rápida suporta mudanças de ECO funcionais baseadas em HDL e permite que você reduza o tempo de compilação enquanto preserva o desempenho de lógica inalterado.
Recompilação rápida — Recursos de suporte
| Descrição dos recursos | |
|---|---|
| Executando uma recompilação rápida | Seção De recompilação rápida no volume 2 do manual do Intel® Quartus® Prime Pro Edition. |
| AN 799: Depuração rápida de projeto Intel® Arria® 10 usando sonda de sinal e recompilação rápida (PDF) | Uma nota de aplicativo mostrando como a Recompilação rápida reduz o tempo de compilação de pequenas alterações. |
Reconfiguração parcial
A reconfiguração parcial (PR) permite que você reconfigure uma parte do FPGA de forma dinâmica, enquanto o projeto FPGA restante continua funcionando.
É possível criar várias personas para uma região do seu dispositivo e reconfigurar essa região sem impactar operações em áreas fora dessa persona.
Para obter mais informações sobre a Reconfiguração parcial, consulte a página de reconfiguração parcial.
Script
O software Intel® Quartus® Prime e Quartus® II inclui suporte abrangente de script para fluxos de projeto de script de linha de comando e linguagem de comando de ferramenta (Tcl). Executáveis separados para cada estágio do fluxo de projeto do software, como síntese, ajuste e análise de temporização, incluem opções para fazer configurações comuns e realizar tarefas comuns. A interface de programação de aplicativo (API) de script Tcl inclui comandos que abrangem funcionalidades básicas e avançadas.
Scripts de linha de comando
Você pode usar os executáveis de linha de comando do software Intel® Quartus® Prime ou Quartus® II em arquivos de lote, scripts de shell, makefiles e outros scripts. Por exemplo, use o seguinte comando para compilar um projeto existente:
$quartus_sh --flow compile
Scripts Tcl
Use a API Tcl para qualquer uma das seguintes tarefas:
- Criação e gerenciamento de projetos
- Fazendo designações
- Compilando projetos
- Extraindo dados do relatório
- Executando análise de cronometragem
Você pode começar a usar alguns dos exemplos na página da web dos exemplos Tcl do software Quartus® II. Vários outros recursos estão listados abaixo.
Recursos de script
| Descrição dos recursos | |
|---|---|
| Manual de referência de script do Quartus® II | Abrange os executáveis de linha de comando do software Quartus® e os pacotes e comandos Tcl de dentro de um shell de software Quartus®. |
| Manual de referência de configurações de edição padrão do Quartus® Prime | Abrange as configurações de parâmetro encontradas no arquivo de configurações do software Quartus® (.qsf). |
| Scripts de linha de comando | Uma seção do guia do usuário do Intel Quartus Prime Standard Edition. |
| Exemplos de Tcl Quartus® II | Uma página da web com vários exemplos de script Tcl úteis. |
| Scripts de linha de comando (ODSW1197) | Treinamento on-line apresentando os recursos de script de linha de comando no software Intel® Quartus® (30 min). |
| Introdução ao Tcl (ODSW1180) | Uma Introdução à sintaxe dos scripts Tcl. |
| Scripts Tcl do software Intel® Quartus® Prime | Este curso apresenta os recursos de script Tcl no software Intel® Quartus® Prime. Ele abrange pacotes Tcl de software Intel Quartus Prime comumente usados e quatro usos comuns de script Tcl no fluxo de compilação, com exemplos. |
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