Integridade da fonte de alimentação

Técnicas adequadas de desvio e desacoplamento melhoram a integridade geral do sinal de alimentação, o que é importante para uma operação de design confiável. Essas técnicas se tornam mais significativas com o aumento dos requisitos atuais de fornecimento de energia, bem como o aumento da distância da fonte de alimentação até o ponto de carga (geralmente o dispositivo FPGA ou CPLD). O tipo de técnicas de desvio e desacoplamento que os designers devem considerar depende do projeto do sistema e dos requisitos da placa.

Quando um buffer de saída muda de estado, por exemplo, dirigindo um pino de saída de uma alta lógica para uma baixa lógica, a estrutura de saída apresenta momentaneamente um caminho de baixa impedância através da estrutura do trilho de alimentação para o solo. Esta transição de saída faz com que a saída carregue ou descarregue, exigindo que a corrente esteja imediatamente disponível na carga de saída para atingir o nível de tensão necessário. Os capacitores de bypass fornecem localmente a energia armazenada necessária para este transitório atual.

A resposta transitória para este sistema de armazenamento de energia deve cobrir uma grande frequência e faixa de carga. Portanto, um sistema de armazenamento deve ser composto por uma variedade de tipos de capacitor. Capacitores pequenos com baixa indução de série podem fornecer corrente rápida para transições de alta frequência. Grandes capacitores continuam a fornecer corrente depois que os capacitores de alta frequência foram esgotados de seus estoques de energia. A Figura 1 mostra um sistema típico de armazenamento de energia projetado para grandes faixas de frequência e carga. Projetos típicos exigem capacitores com frequências que variam de 1 KHz a 500 MHz em três faixas:

• 0,001 a 0,1 μF
• 47 a 100 μF
• 470 a 3.300 μF

Figura 1. Sistema típico de armazenamento de energia.

A quantidade de lógica utilizada nos requisitos de comutação do dispositivo e da saída define os requisitos de dissociação. É necessária capacitação adicional de dissociação à medida que o número de pinos de I/O e a carga capacitiva nos pinos aumentam. Os designers devem adicionar o máximo possível de capacitores de desacoplamento de fonte de alimentação de 0,2 μF ao V_CCINT,V_CCIOe pinos/planos de terra. Idealmente, esses pequenos capacitores devem estar localizados o mais próximo possível do dispositivo. Os designers podem desvincular cada V_CCINT ou V_CCIO e par de pinos de terra com um capacitor de 0,2-μF. Se um design usa pacotes de alta densidade, como pacotes de matriz de grade de esfera (BGA), pode ser difícil usar um capacitor de dissociação por V_CCINT / V_CCIO e par de pinos de terra. Nesses casos, os designers fazem todos os esforços para usar o máximo de capacitores desacoplamento permitidos pelo layout. Capacitores de desacoplamento devem ter uma boa resposta de frequência, como capacitores monolíticos-cerâmicos.

Escolha e Colocação do Capacitor

A colocação e a localização adequadas são muito importantes para capacitores de alta frequência (0,001 a 0,1 μF de baixa indução de chip cerâmico). Os projetistas devem minimizar os comprimentos de rastreamento quando possível para reduzir a indutação no caminho dos terminais do capacitor aos pinos de alimentação do dispositivo. Isso inclui caminhos que passam por um plano de solo ou potência sólido (V_CCINT ou V_CCIO) onde a indutância de uma polegada de plano de cobre sólido é de cerca de 1 nH. As vias de capacitoras de desvio devem ser roteadas diretamente para os planos terrestres, V_CCINTou V_CCIO. Outros tipos de capacitores (47 a 100 μF de média frequência e 470 a 3.300 μF capacitores de baixa frequência) são chamados de capacitância "granel" e podem ser montados em qualquer lugar da placa. Os designers devem, no entanto, localizar a capacitância em massa o mais próximo possível do dispositivo. Coloque os capacitores de ponte de alta frequência V_CCINT ou V_CCIO dentro de um centímetro do pino V_CCINT ou V_CCIO associado no PCB. Os capacitores de ponte de distância de média frequência V_CCINT ou V_CCIO devem ser colocados dentro de 3 cm dos pinos V_CCINT ou V_CCIO.

Capacidade de bypass_{V CCINT}

No caso de Stratix® II, estruturas de matriz lógica individual dentro de diferentes características arquitetônicas conduzem correntes muito pequenas (picoamps ou menos) por durações muito curtas (< 50 ps). Embora essas correntes sejam pequenas, quando somadas em todo o dispositivo, elas podem somar várias amperes de corrente. Considerando que essas transições atuais minúsculas podem ocorrer centenas de milhões de vezes por segundo, juntamente com a existência de milhões de switches individuais realizando essas transições, o cálculo do capacitor de bypass é baseado em um requisito médio de armazenamento de energia. Os valores do capacitor de alta frequência podem ser aproximados com:

poder de matriz lógica = capacidade de matriz lógica comutada equivalente × V_CCINT² × frequência do relógio

ou

capacitância de matriz lógica comutada equivalente = (poder de matriz lógico) / (V_CCINT² × frequência do relógio)

A capacitância de matriz lógica comutada equivalente é a capacitância comutada equivalente de toda a matriz lógica Stratix II alimentada pelo V_CCINT. Para reduzir o ruído de energia, o capacitor de desvio de alimentação V_CCINT deve ser significativamente maior do que a capacitância de matriz lógica comutada equivalente. Os capacitores de bypass de alta frequência devem ser 25 a 100 vezes maiores do que a capacitância de matriz lógica comutada equivalente. Um fator de 50 resultará em uma variação de 2% do V_CCINT.

Capacitância de bypass de alta frequência = <25 a 100> × capacitância de matriz lógica comutada equivalente

Cada V_CCINT e par de pinos de terra devem ter um capacitor de bypass de alta frequência. Para determinar o tamanho ideal de cada capacitor de bypass de alta frequência, divida a capacitância total de bypass de alta frequência pelo número de pinos V_CCINT no dispositivo e arredondar até o próximo valor comumente disponível. Portanto, o tamanho mínimo de cada capacitor_{CCINT de} alta frequência é:

Considere o seguinte exemplo:

• Potência do dispositivo V_CCINT = 5 W
  
• V_CCINT = 1,2 V
• Frequência do relógio do sistema = 150 MHz
• Multiplicador de capacitor de bypass de alta frequência = 50
• Número de pinos_{CCINT do} dispositivo V = 36

O tamanho do capacitor deve ser de pelo menos 0,032 μF. Dado este exemplo, o designer deve selecionar capacitores individuais de alta frequência pelo menos deste tamanho.

Os capacitores de média frequência devem ser capacitores de tântalo de 47 μF a 100 μF. Se o tântalo não estiver disponível, capacitores eletrolíticos de alumínio de baixa indução podem ser usados. Os dispositivos Stratix II requerem pelo menos quatro capacitores de média frequência montados dentro de 3 cm do dispositivo. Além disso, pelo menos um capacitor de baixa frequência (470 μF a 3300 μF) é necessário no PCB.

Capacidade de bypass_{do V CCIO}

Semelhante às considerações do V_CCINT, os requisitos de bypass do_{V CCIO} também são baseados em um requisito médio de armazenamento de energia. As cargas acionadas pelo dispositivo FPGA ou CPLD determinam o tamanho da capacitância comutada equivalente. Como diferentes bancos de I/O podem operar em diferentes tensões e diferentes frequências de comutação, os projetistas devem considerar ignorar redes individualmente, usando as equações abaixo para determinar os requisitos do capacitor de alta frequência.

Para reduzir a quantidade de ruído_{V CCIO,} a capacitância de bypass deve ser significativamente maior do que a capacidade total de carga de saída. A capacitância de bypass de alta frequência deve ser de 25 a 100 vezes a capacidade total de carga. Cada_{V CCIO} e par de terra devem ter um capacitor de ponte de safena de alta frequência para fornecer necessidades de corrente imediatas quando o dispositivo tiver um grande desenho atual. As seguintes equações determinam o tamanho ideal de cada capacitor:

Considere o seguinte exemplo:

• Número de cargas = 40 sinais
• Valor médio da carga = 10pF
• Multiplicador de capacitor de bypass de alta frequência = 50
• Número de pinos_{CCIO do} dispositivo V = 5

O tamanho do capacitor deve ser de 0,004 μF. Dado este exemplo, o designer deve selecionar capacitores individuais de alta frequência pelo menos deste tamanho. O próximo maior tamanho do capacitor disponível deve ser escolhido (0,047 μF ou 0,01 μF).

Os capacitores de média frequência devem ser capacitores de tântalo de 47 μF a 100 μF. Um capacitor de média frequência é necessário para cada dois bancos_{V CCIO.} Se os capacitores tântalos não estiverem disponíveis, capacitores eletrolíticos de alumínio de baixa indução podem ser usados. Estes capacitores devem estar localizados dentro de 3 cm das conexões de pinos V_CCIO. Por fim, pelo menos um capacitor de baixa frequência (470 μF a 3.300 μF) é necessário no PCB para cada nível de tensão_{V CCIO.}