Centro de suporte para IP de interfaces de memória externa

Introdução

A página de suporte da interface de memória externa (EMIF) ajudará você a encontrar informações sobre o Agilex™ 7, Stratix® 10, Arria® 10 e Cyclone® 10 FPGAs sobre como planejar, projetar, implementar e verificar suas interfaces de memória externa. Você também encontrará depuração, treinamento e outros materiais de recursos nesta página.

Esta página está configurada para levá-lo ao processo de projeto do início ao fim.

Para obter recursos de suporte relacionados a outras FPGAs, pesquise nos seguintes links: Jornada de projeto do protocolo de interface FPGA Agilex™ 7, documentação do FPGA, cursos de treinamento, vídeos, exemplos de projeto e base de conhecimentos.

1. Seleção de dispositivos

Como posso selecionar um dispositivo?

Há duas ferramentas disponíveis para ajudá-lo a selecionar um Intel® FPGA de acordo com os requisitos da memória:

Como posso selecionar uma propriedade intelectual (IP) de memória externa?

Para saber mais sobre as diversas propriedades intelectuais (IP) de memória disponíveis, consulte o seguinte currículo de treinamento online:

2. Guias do usuário e documentação

3. Geração do EMIF IP

Onde posso encontrar informações sobre o EMIF IP?

Para obter informações sobre a Propriedade Intelectual (IP) da Interface de Memória Externa (EMIF), consulte os seguintes Guias de usuário IP das interfaces de memória externa:

• Consulte a seção "Guias do usuário"

Como posso gerar o IP EMIF?

Para informações detalhadas sobre os parâmetros de propriedade intelectual (IP) da interface de memória externa (EMIF), consulte as seguintes seções específicas do protocolo nos seguintes Guias do usuário emIF IP:

Como eu faço a simulação funcional?

Para informações detalhadas sobre a simulação da propriedade intelectual (IP) da Interface de Memória Externa (EMIF), consulte a seguinte seção nos Guias do usuário emIF IP:

• Agilex™ 7 F série I FPGA EMIF IP — Simulando IP de memória
• Agilex™ 7 série M FPGA EMIF IP — Simulando IP de memória
• IP FPGA AGILEX™ 5 — Simulando a memória IP
• Stratix® 10 simulando MEMORY IP
• Stratix® 10 MX simulando HBM2 IP
• Arria® 10 simulando IP de memória
• Cyclone® 10 simulando MEMORY IP

Para instruções sobre como gerar um exemplo de projeto de simulação EMIF e como executar simulações usando o software de simulação ModelSim*-Intel FPGA, consulte as seguintes seções nos Guias do usuário do exemplo de projeto emIF IP:

• FPGA Agilex™ 7 — Gerando o exemplo de design EMIF para simulação
• Stratix® 10 gerando o exemplo de projeto EMIF para simulação
• Arria® 10 gerando o exemplo de projeto EMIF para simulação
• Cyclone® 10 gerando o exemplo de projeto EMIF para simulação

Para obter informações sobre como verificar um projeto EMIF, consulte a seção "Cursos de treinamento e vídeo" para o curso "Verificar interfaces de memória IP".

Onde posso encontrar informações sobre FPGA posicionamento de pinos e recursos?

Para informações detalhadas sobre pinos de interface de memória externa (EMIF), consulte as seguintes seções específicas do protocolo nos seguintes guias do usuário de propriedade intelectual (IP) EMIF:

Para um posicionamento simplificado de E/S, consulte o Planejador de interface para uma ferramenta de drag-and-drop fácil de usar disponível no software Intel Quartus Prime Pro Edition para Arria® 10 e 10 Stratix® 10 FPGAs. Consulte os seguintes vídeos para obter informações sobre como usar o Planejador de interface e seus benefícios:

• Apresentando o BluePrint Platform Designer para projetos de interface de memória externa Parte 1 de 2
• Apresentando o BluePrint Platform Designer para projetos de interface de memória externa Parte 2 de 2

Para obter mais informações sobre o Planejador de interface para designações de localização de recursos, consulte o seguinte currículo de treinamento on-line:

Recursos adicionais

O que é PHY Ping Pong?

• O PHY Ping Pong permite que duas interfaces de memória compartilhem barramentos de endereço e comando. Isso é suportado para protocolos DDR3 e DDR4 e para Stratix® V, Arria® 10 e Stratix® 10 FPGAs. Consulte o seguinte vídeo para obter informações sobre o conceito de Ping Pong PHY, seus benefícios e uma análise dos resultados da simulação:
  • Vídeo do DDR4 Ping Pong PHY

Onde posso encontrar informações sobre PHYLite?

• OPHYLite IP permite que você crie blocos PHY de interface de memória personalizados para Arria® 10 e Stratix® 10 FPGAs. Para informações detalhadas sobre o PHYLite IP, consulte o seguinte guia do usuário:
  • Guia do usuário Intel® FPGA IP PHY Lite para interfaces paralelas
• Para informações detalhadas sobre como atribuir corretamente pinas para PHYLite com base em diferentes tamanhos de grupo DQ/DQS, consulte o seguinte vídeo:
  • Vídeo de posicionamento do pino do grupo PHYLite (Observação : o vídeo também é aplicável a Stratix® 10 dispositivos.)
• O PHYLite IP suporta muitos padrões de E/S e valores de terminação em buffers de entrada e saída para Arria® 10 e Stratix® 10 FPGAs. Consulte o seguinte vídeo para obter informações sobre como criar um bloco de Terminação Em Chip (OCT) e como associá-lo ao buffer de E/S rescindido no PHYLite IP:
  • Como criar o bloco DE OCT para buffer de E/S de terminação calibrado no IP altera PHYLIte

4. Projeto e simulação de placa

Onde encontro informações sobre layout e design de placas?

Para informações detalhadas sobre layout de placa de interface de memória externa (EMIF), consulte as seguintes seções específicas do protocolo nos seguintes guias de usuário de propriedade intelectual (IP) EMIF:

Como posso executar simulação de placa/canal?

Para obter informações sobre a medição de interferência Intersymbol (ISI) e interferência de gravação e leitura, organização de comando, endereço, controle e pinos de dados e restrições de posicionamento do banco de E/S, consulte as seguintes diretrizes:

• Diretrizes de simulação do canal do dispositivo Arria® 10
• Calculando a perda de canal a partir das diretrizes de simulação do DDRx (Observação: as diretrizes de canal Arria® 10 também são aplicáveis a Stratix® 10 dispositivos)

Como calcular a distorção da placa e a perda do canal?

Onde encontro informações sobre o fechamento de cronometragem?

Para obter informações sobre o fechamento de temporização da Interface de Memória Externa (EMIF), consulte a seguinte seção nos Guias do usuário de propriedade intelectual (IP) EMIF:

• Fechamento de cronometragem do Agilex™ 7 série F e I FPGA EMIF IP
• Fechamento de cronometragem EMIF IP Agilex™ 7 M
• Fechamento de cronometragem EMIF IP de dispositivos Agilex™ 5
• Fechamento de cronometragem do IP Stratix® 10 EMIF
• Fechamento de cronometragem do IP Arria® 10 EMIF
• Fechamento de cronometragem Cyclone® 10 EMIF IP

5. Depuração

Como depuro meu design de interface de memória externa?

Para obter informações sobre a depuração da propriedade intelectual (IP) de interface de memória externa (EMIF), consulte a seguinte seção nos Guias do usuário emIF IP:

• Dispositivos Agilex™ 7 - depuração EMIF IP
  
  • Dispositivos Agilex™ 7 - ferramenta de guia de auto depuração EMIF
• depuração do STRATIX® 10 EMIF IP
  • Stratix® 10 - Ferramenta de guia de auto depuração EMIF IP
• Depuração do IP Arria® 10 EMIF
• Depuração do IP Cyclone® 10 EMIF

Como posso usar o kit de ferramentas de depuração EMIF?

Para obter instruções passo a passo sobre como conectar várias interfaces de memória para compatibilidade com o kit de ferramentas de depuração EMIF, consulte o seguinte guia do usuário:

• Guia de depuração de várias interfaces de memória

O recurso de diagrama de olho de leitura/gravação 2-D disponível no kit de ferramentas de depuração EMIF gera diagramas de olho de leitura e gravação para cada pino de dados. Consulte o seguinte vídeo para obter informações sobre parâmetros importantes de referência de tensão durante o processo de geração do EMIF IP e como usar o recurso de diagrama de olho de 2 D:

• Diagrama de leitura e gravação do olho de interface de memória externa Arria® 10

O Gerador de tráfego 2.0 permite que você teste e depure sua interface de memória externa por meio de padrões personalizáveis de tráfego e teste. Consulte o guia e os vídeos a seguir para obter informações detalhadas sobre como usar o recurso Gerador de tráfego 2.0:

• Guia de gerador de tráfego 2.0
• Vídeo de gerador de tráfego 2.0 (em breve)

O recurso Driver Margining permite capturar dados de margem de leitura e gravação por pino durante o tráfego no modo do usuário. Consulte os seguintes vídeos para obter informações sobre as diferenças entre margining de driver e margining de calibração, além de instruções sobre como usar o recurso de Margem do Driver:

• Vídeo sobre margem de driver (Parte 1)
• Vídeo sobre margem de driver (Parte 2)

Onde posso encontrar informações sobre a otimização do desempenho do controlador?

Para obter informações sobre desempenho e eficiência do controlador, consulte a seguinte seção nos Guias do usuário de Interfaces de Memória Externa (EMIF) de Propriedade Intelectual (IP):

• Otimização do desempenho do controlador Agilex™
• Stratix® 10 otimizando o desempenho do controlador
• desempenho do controlador HBM2 Stratix® 10
• Arria® 10 otimizando o desempenho do controlador
• Cyclone® 10 otimizando o desempenho do controlador

Como posso saber sobre problemas conhecidos referentes ao EMIF?

Para obter informações sobre problemas atuais e conhecidos relacionados ao EMIF IP, consulte a base de conhecimento:

• Base de conhecimento para dispositivos Agilex™
• Base de conhecimento para Stratix® 10 dispositivos
• Base de conhecimento para Arria® 10 dispositivos
• Base de conhecimento para Cyclone® 10 dispositivos

6. Cursos de treinamento e vídeos rápidos

Treinamentos

Dispositivo Agilex™ 7

• Introdução às interfaces de memória no Agilex™ 7 FPGAs série F e I
• Integração de interfaces de memória no Agilex™ 7 FPGAs série F e I
• Verificando as interfaces de memória no Agilex™ 7 FPGAs série F e I
• Depuração em chip de interfaces de memória no FPGAs Agilex™ 7 série F e I

Arria® 10 e Stratix® 10 dispositivos

• Introdução ao IP de interfaces de memória em dispositivos Intel® FPGA
• Integrando o IP de interfaces de memória em dispositivos Intel® FPGA
• Verificando o IP das interfaces de memória em dispositivos Intel® FPGA
• Depuração em chip de IP de interfaces de memória em dispositivos Intel® FPGA
• Interfaces de memória de alta largura de banda (HBM2) em dispositivos Stratix® 10 MX: implementação

Vídeos rápidos

• DDR4 Ping-Pong Phy (os dispositivos suportados são Stratix® V, Arria® 10 e Stratix® 10)
  
• Apresentando o BluePrint Platform Designer para projeto de interface de memória externa parte 1 de 2
• Apresentando o BluePrint Platform Designer para projeto de interface de memória externa parte 2 de 2
• Correção de correção de pacotes em Intel FPGA interfaces de memória externa
• Programação da placa para IP Arria® 10 EMIF
• Implementação do excesso de restrição na interface de memória externa Arria® 10
• Verificação automatizada das diretrizes de layout da placa de interfaces de memória externa Intel® FPGA
• Como criar RLDRAM3 projeto EMIF para o kit de desenvolvimento Arria® 10 e testar o status de calibração usando o kit de ferramentas EMIF
• Kit de ferramentas de interface de memória externa Arria® 10
• Arria® gerador de tráfego de exemplo EMIF 10
• Usando o processador soft Nios® para depurar Arria® 10 interfaces de memória externa

Documentação adicional

Lista abrangente de FPGA dispositivos e coleções de produtos, categorizadas pelos estágios do ciclo de vida do produto.

• Intel® FPGA de dispositivos e coleções de suporte a produtos

Guias de usuário adicionais recomendados

Para obter informações sobre a propriedade intelectual (IP) de interface de memória externa (EMIF), consulte os seguintes Guias do usuário emIF IP:

• Guia do usuário das interfaces de memória externa Stratix® 10 FPGA IP
• Guia do usuário Intel® FPGA IP interface de memória de alta largura de banda (HBM2)
• Guia do usuário Arria® 10 interfaces de memória externa IP
• Guia do usuário de IP Cyclone® 10 interfaces de memória externa
• Guia do usuário do PHY Lite para interfaces paralelas Intel® FPGA IP Core

Cursos de treinamento adicionais para interfaces de memória externa

• Catálogo Intel® FPGA Technical Training