HdL Verilog: Contador comportamental

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Este exemplo descreve um contador carregado de 8 bits com habilitar contagem. A sempre construto, destacada em texto vermelho, descreve como o contador deve se comportar.

Para obter mais informações sobre a Verilog, acesse:

behav_counter.v

módulo behav_counter(d, clk, claro, carregar, up_down, qd);

Entrada da

Declaração   de Porta [7:0] d;
clk   de entrada;
entrada   clara;
carga   de entrada;
entrada   up_down;
saída  [7:0] qd;

reg     [7:0] cnt;

sempre @ (posedge clk)
começar
    se (!clear)
        cnt <= 8'h00;
    mais se (carga)
        cnt <= d;
    se (up_down)
        cnt <= cnt + 1;
    mais
        cnt <= cnt - 1;
atribuir 
 
 
 final qd = cnt;



endmodule

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