Comparação de configuração
Para obter uma comparação dos vários esquemas de configuração, consulte a Tabela 1.
Mesa 1. Comparação geral para os vários esquemas de configuração
Esquema de Configuração Ativa ou Passiva |
Esquema de configuração |
Configuração serial ou paralela |
Memória externa e/ou dispositivo de configuração1 |
Largura do barramento data (em bits) |
Tempo de configuração relativo2 |
---|---|---|---|---|---|
Ativo |
COMO |
Serial |
1 |
Moderado |
|
COMO |
Serial |
1,4 |
Moderado |
||
AP |
Paralelo |
Memória flash comum (CFI) com suporte |
16 |
Moderado |
|
Passivo |
PS |
Serial |
CpLDs da série Intel® MAX® ou processador com memória flash |
1 |
Lento |
Serial |
Baixar cabo |
1 |
Lento |
||
FPP |
Paralelo |
CPLDs da série Intel MAX, ou microprocessador com memória flash |
8, 16, 32 |
Rápido |
|
JTAG |
Serial |
CPLDs da série Intel MAX, ou microprocessador com memória flash |
1 |
Lento |
|
Serial |
Baixar cabo |
1 |
Lento |
Anotações:
- Diferentes dispositivos que usam o mesmo esquema de configuração podem suportar um controlador externo diferente e/ou dispositivo de configuração. Consulte o capítulo de configuração do respectivo dispositivo Intel® FPGA no Manual de Configuração para obter mais informações.
- O tempo de configuração é apresentado como uma comparação relativa e serve apenas como uma diretriz geral. O tempo de configuração varia para diferentes esquemas de configuração e depende do tamanho do arquivo de configuração, largura de dados de configuração, frequência do relógio de condução e tempo de acesso flash.
Esquemas de configuração ativa e passiva
Em geral, os esquemas de configuração FPGA ® Intel são categorizados em esquemas de configuração ativa ou esquemas de configuração passiva. Nos esquemas de configuração ativa, o dispositivo controla o processo de configuração e obtém os dados de configuração de um dispositivo de memória externa. Serial ativo (AS) e paralelo ativo (AP) são esquemas de configuração ativos. O dispositivo de memória é um dispositivo de configuração serial (EPCQ) para configuração AS e uma memória flash paralela suportada para configuração AP.
Nos esquemas de configuração passiva, o dispositivo de configuração controla o processo de configuração e fornece os dados de configuração. O dispositivo de configuração pode ser um host inteligente externo, como um PC, um microprocessador ou um CPLD da série MAX. Serial passivo (PS), paralelo passivo rápido (FPP) e JTAG são esquemas de configuração passiva.
Memória externa e/ou dispositivo de configuração
Todos os esquemas de configuração requerem uma memória externa ou um dispositivo de configuração. Esses dispositivos externos são necessários para armazenar dados de configuração e/ou configurar o Intel® FPGA ao usar um determinado esquema de configuração. Por exemplo, um dispositivo de memória externa pode ser um dispositivo de configuração serial (EPCQ) ou um dispositivo de memória flash paralelo suportado. Um controlador de configuração pode ser um microprocessador ou qualquer CPLD da série MAX. Observe que diferentes esquemas de configuração são suportados por diferentes memórias externas e/ou dispositivos de configuração. A série MAX CPLD suporta propriedade intelectual Parallel Flash Loader (IP) para programar dispositivos comuns de memória flash (CFI) através da interface JTAG e fornece a lógica para controlar a configuração (Passive Serial and Fast Passive Parallel) do dispositivo de memória flash ao Intel® FPGA.
Largura do barramento de dados
A largura do barramento DATA determina o número de bits transmitidos por ciclo DCLK para o esquema de configuração. Em geral, os esquemas de configuração também podem ser agrupados em esquemas de configuração serial ou esquemas de configuração paralelos. Os esquemas de configuração serial transmitem 1 bit por ciclo DCLK. PS, AS e JTAG são esquemas de configuração serial. Por outro lado, os esquemas de configuração paralelos transmitem mais de 1 bit por ciclo DCLK. Os esquemas de configuração FPP transmitem 8, 16 e 32 bits por ciclo DCLK. O esquema de configuração AP transmite 16 bits por ciclo DCLK. Geralmente, o maior número de bits de DADOS transmitidos por ciclo DCLK contribui para um menor tempo de configuração.
Tempo de configuração relativo
O ciclo de configuração consiste em três estágios: redefinição, configuração e inicialização. Os tempos relativos de configuração aqui referem-se apenas ao estágio de configuração. O tempo necessário para o dispositivo entrar no modo de usuário é realmente maior.
O tempo de configuração varia para diferentes esquemas de configuração e depende do tamanho do arquivo de configuração, largura de dados de configuração, frequência do relógio de condução e tempo de acesso flash. Você pode estimar o tempo de configuração relativo entre vários esquemas de configuração da mesma família de dispositivos e densidade.
O tempo de configuração do AS é dominado pelo tempo necessário para transferir dados do EPCQ para o dispositivo FPGA. A interface AS é cronometrada pela saída FPGA DCLK gerada a partir de um oscilador interno. A frequência mínima dclk ao usar o oscilador de 40 MHz é de 20 MHz (50 ns). Por exemplo, a estimativa máxima de tempo de configuração as para um dispositivo EP3C10 é (2,5 Mb de dados não comprimidos) = tamanho de RBF x (período máximo DCLK / 1 bit por ciclo DCLK) = 2,5 Mb x (50 ns / 1 bit) = 125 ms.
Em geral, os esquemas de configuração FPP têm os menores tempos de configuração. Para todos os esquemas FPP, a frequência de configuração é controlada pelo dispositivo externo. Os esquemas de configuração AS, PS e JTAG têm um tempo de configuração relativamente mais lento. No entanto, o tempo de configuração relativo é apenas uma estimativa. O tempo real de configuração depende muito da largura de dados de configuração, da frequência de configuração na qual o dispositivo é cronometrado, do tamanho do arquivo de configuração e do tempo de acesso ao flash.
Suporte para recurso CLKUSR
Em alguns dispositivos, o pino CLKUSR é um pino opcional que insira um relógio fornecido pelo usuário para sincronizar a inicialização de um ou mais dispositivos após a configuração. Esse recurso permite que um ou mais dispositivos entrem no modo de usuário ao mesmo tempo. Este pino é ativado ativando a opção Ativar o relógio de partida fornecido pelo usuário (CLKUSR) no software Quartus® Prime ou Quartus II.
Para obter mais informações, consulte o capítulo de configuração do respectivo dispositivo Intel® FPGA no Manual de Configuração.
Escalabilidade
Os dispositivos Intel® EPCS FPGA (PDF) e EPCQ (PDF) suportam uma solução de configuração de dispositivo único para a série Stratix® (exceto Stratix e Stratix® GX), série Arria® e FPGAs série ® Cyclone.
Para escolher o dispositivo de configuração apropriado, você deve determinar o espaço de configuração total necessário para o FPGA de destino ou cadeia de FPGAs. Se você estiver configurando uma cadeia de FPGAs, você deve adicionar o tamanho do arquivo de configuração para cada FPGA para determinar o espaço total de configuração necessário.
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