Esta página consiste em exemplos de design para máquinas de estado em Verilog HDL. Uma máquina de estado é um circuito sequencial que avança por vários estados. Os exemplos fornecem os códigos HDL para implementar os seguintes tipos de máquinas de estado:
Máquina de estado de alimentação de 4 estados
As saídas de uma máquina de estado mealy dependem tanto das entradas quanto do estado atual. Quando as entradas mudam, as saídas são atualizadas sem esperar uma borda do clock.
Máquina de estado moore de 4 estados
As saídas de uma máquina de estado Moore dependem apenas do estado atual. As saídas são escritas apenas quando o estado muda (na borda do clock).
Máquina de estado seguro
Este exemplo usa o valor do atributo syn_encoding síntese seguro para especificar que o software deve inserir lógica extra para detectar um estado ilegal e forçar a transição da máquina de estado para o estado de redefinição.
Máquina de estado codificada pelo usuário
Este exemplo usa o usuário syn_encoding valor do atributo síntese para instruir o software a codificar cada estado com o valor definido no código fonte HDL Verilog. Ao alterar os valores das constantes de estado, você pode alterar a codificação da máquina de estado.
Baixe os arquivos usados neste exemplo:
- Baixe mealy_state_machine_v.zip
- Baixe moore_state_machine_v.zip
- Baixe safe_state_machine_v.zip
- Baixe user_encoded_machine_v.zip
- Baixe o modelo HDL verilog para máquinas de estado arquivo README
Cada download zip inclui o arquivo HDL Verilog para a máquina de estado e seu diagrama de bloco de nível superior.
O uso deste design é regido por, e sujeito, aos termos e condições do Contrato de licença de exemplo de projeto Intel®.