Este exemplo descreve um design de RAM de 64 bits x 8 bits síncrono e verdadeiro de porta dupla com qualquer combinação de operações de leitura ou gravação independentes no mesmo ciclo de clock em VHDL. A unidade de design alterna dinamicamente entre operações de leitura e gravação com a entrada de gravação habilitada da respectiva porta. As ferramentas de síntese são capazes de detectar designs de RAM no código HDL e inferir automaticamente as megafunções altsyncram ou altdpram, dependendo da arquitetura do dispositivo de destino.
Baixe os arquivos usados neste exemplo:
- Baixe true_dpram_sclk.zip
- Baixe RAM de porta dupla verdadeira com um arquivo README de um único clock
O uso deste design é regido pelos termos e condições do Contrato de licença de exemplo de projeto Intel®
Tabela 1. RAM de porta dupla verdadeira com uma listagem de porta de clock único
Nome da porta |
Tipo |
Descrição |
|---|---|---|
dataa[7:0], datab[7:0] |
Entrada |
Entradas de dados de 8 bits da porta A e da porta B |
addr_a[5:0], addr_b[5:0] |
Entrada |
Entradas de endereço de 6 bits da porta A e da porta B |
we_a, we_b |
Entrada |
Gravação habilite entradas da porta A e da porta B |
Clk |
Entrada |
Entrada de clock |
q_a[7:0], q_b[7:0] |
Saída |
Saídas de dados de 8 bits da porta A e da porta B |