VHDL: convertendo um valor hexadecimal em um vetor lógico padrão

Este exemplo mostra como converter um valor hexadecimal em um std_logic_vector. Ele é mostrado em VHDL '87 (IEEE Std 1076-1987) e VHDL '93 (IEEE Std 1076-1993). Para obter mais informações sobre como usar este exemplo em seu projeto, consulte a seção como usar exemplos de VHDL na página da web vhdl.

hex.vhd

Ieee BIBLIOTECA;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH. TODOS, TODOS OS OUTROS.

ENTITY HEX IS
    PORT
        (D: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END HEX;

ARQUITETURA A OF HEX IS BEGIN (A linha a seguir converterá o valor de hex) para um STD_LOGIC_VECTOR
em 
VHDL '87.

    D(7 DOWNTO 0) <= to_stdlogicvector(x"FC");
    
-- A linha a seguir funcionará em VHDL '93 (o padrão 
permite- esta conversão implicitamente).
-- D <= x "FC"
END a;