ID do artigo: 000074124 Tipo de conteúdo: Solução de problemas Última revisão: 14/06/2019

Por que eu observo uma frequência incorreta de uma saída IOPLL IP em cascata na simulação?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • IOPLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Você pode ver uma frequência ou comportamento incorreto durante a simulação de IOPLL IP em cascata para Intel® Arria® 10, Intel Cyclone® 10 GX e Intel® Stratix® 10 dispositivos.

    Isso é devido a um erro no modelo de simulação simples gerado a partir do IP IOPLL por padrão.

    Resolução

    Para resolver isso, habilite a opção PLL Auto Reset em Configurações pll físicas antes da geração IOPLL IP. Isso permite o modelo de simulação avançado, que não é afetado por este problema.

    Este problema foi corrigido na versão 22.1 do software Prime Intel® Quartus® 22.1

    Produtos relacionados

    Este artigo aplica-se a 3 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC
    FPGA Intel® Cyclone® 10 GX
    FPGAs Intel® Arria® 10 e FPGAs SoC

    Isenção de responsabilidade

    1

    Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.