ID do artigo: 000074131 Tipo de conteúdo: Solução de problemas Última revisão: 10/06/2019

Por que Avalon IP de verificação de padrão de dados-ST falha ao redefinir todos os contadores e estatísticas internos quando o bit RST do registro de controle de contabilidade está definido como 1?

Ambiente

    Intel® Quartus® Prime Standard Edition
    Intel® Quartus® Prime Pro Edition
    Verificação
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no Guia do usuário IP de periféricos embarcados (UG-01085 | 2019.04.01), definiu errado o registro de controle do contador de bits RST como bit[8] na Tabela 398. Descrições de campo de controle de contador.
Na verdade, o bit RST deve ser bit[1].
Você pode redefinir todos os contadores e estatísticas escrevendo bit[1] do contador de controle para 1.

Resolução

Este problema está programado para ser resolvido em uma versão futura do Guia do usuário ip de periféricos embarcados.

Produtos relacionados

Este artigo aplica-se a 6 produtos

FPGA Intel® Cyclone® 10 GX
FPGA Cyclone® IV E
FPGA Intel® Stratix® 10 GX
FPGA de baixo consumo Intel® Cyclone® 10
FPGA Intel® Arria® 10 GX
FPGA Intel® Stratix® 10 TX

1

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.