ID do artigo: 000074317 Tipo de conteúdo: Solução de problemas Última revisão: 04/10/2019

É possível aumentar a profundidade fifo de erro do SEU ao implementar o advanced SEU Detection Intel® FPGA IP para Intel® Stratix® 10 FPGA no modo de processamento de sensibilidade de pesquisa fora do chip?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Detecção de SEU avançada Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Sim, ao instituír o parâmetro de profundidade de profundidade FIFO para detecção avançada de Intel® FPGA IP SEU para Intel® Stratix® 10 FPGA, você pode usar o parâmetro de profundidade fifo de erro de interrupção de evento único (SEU) para modificar o tamanho do FIFO interno.

    Resolução

    O valor deste parâmetro terá efeito nos dois modos de implementação suportados pelo IP: processamento de sensibilidade de pesquisa no chip e processamento de sensibilidade de pesquisa off-chip. As informações sobre isso foram adicionadas no Intel® Stratix® 10 DO SEU Mitigation User Guide , a partir da versão 19.3.

    Produtos relacionados

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    FPGAs Intel® Stratix® 10 e FPGAs SoC

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