Descrição
Você pode ver uma falha de simulação ao parametrizar o IP DDR3 baseado no UniPHY e simular seu design de exemplo gerado automaticamente if você tenha seguido as etapas abaixo:
1) Habilitar "Controle avançado da fase do clock" em uma configuração de PHY megaWizard
2) Defina um valor diferente de zero na 'fase CK/CK# adicional'
3) Desabilitar "Controle avançado da fase de clock"
4) Gerar o IP e o design de exemplo
Resolução
\'Controle avançado da fase do clock\' não é usado para simulação, mas é usado para compensar diferentes distorções da placa.
Você precisa limpar o valor para zero e, em seguida, regenerar seu IP e o design de exemplo.