ID do artigo: 000074387 Tipo de conteúdo: Solução de problemas Última revisão: 20/08/2013

Você pode encontrar este erro em dispositivos de transceptor Stratix® V e Arria® V GZ se você não tiver conectado a porta outclk_0 do seu transceptor PLL à porta de entrada ext_pll_clk do PHY nativo do transceptor quando estiver no modo PLL...

Ambiente

  • Intel® Quartus® II Subscription Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Você pode encontrar o erro abaixo em Stratix® dispositivos transceptor V e Arria® V GZ se você não tiver conectado a porta outclk_0 do seu transceptor PLL à porta de entrada ext_pll_clk do transceptor PHY nativo quando estiver no modo PLL externo.

     

    Erro: nó divisor de clock 'inst|altera_xcvr_native_sv:txcvr_top_inst|sv_xcvr_native:gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma:|sv_pma inst_sv_pma|sv_tx_pma:tx_pma.sv_tx_pma_inst|sv_tx_pma_ch:tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb' não está conectado corretamente na porta 'CLKCDRLOC'.

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    Este artigo aplica-se a 4 produtos

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