Quando você coloca mais de quatro grupos de IP 40G BaseKR em um lado de um dispositivo Stratix® V, você pode obter a seguinte mensagem de erro:
Erro (175001): não foi possível colocar PLL fracionada
Erro (177012): a rota da saída de feedback pll fracionada para a PLL fracionada está congestionada
Este erro é devido ao congestionamento do clock de feedback fPLL, que é causado pela necessidade de recursos de roteamento extra para compensação do clock de referência.
Para resolver este problema, você pode alterar seu modo de compensação PLL para "Compensação Direta", adicionando a seguinte linha ao seu arquivo Quartus® II Settings File (.qsf).
set_instance_assignment -name PLL_COMPENSATION_MODE DIRECT -para *| |alt_e40_pma_sv_kr4:GEN_40BIT_PMA_SV. GEN_KR4_SV.pma|altera_pll_156M~FRACTIONAL_PLL
Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime Pro Edition