ID do artigo: 000074935 Tipo de conteúdo: Solução de problemas Última revisão: 30/07/2019

Por que o outclk do Clock Control Block Intel® FPGA IP (ALTCLKCTRL) não está desativado quando a entrada ena é desafirmada?

Ambiente

  • Intel® Quartus® Prime Standard Edition
  • ALTCLKCTRL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Você pode ver este problema se o bloco de controle do clock Intel® FPGA IP (ALTCLKCTRL) estiver configurado com o modo "Para caminho externo".

    Isso porque a entrada ena não é usada internamente neste modo.

    Resolução

    Não há solução alternativa para este problema.

    Essas informações serão atualizadas em uma versão futura do Guia do usuário do núcleo ip do bloco de controle do clock (ALTCLKCTRL).

    Produtos relacionados

    Este artigo aplica-se a 3 produtos

    FPGAs Cyclone® V e FPGAs SoC
    FPGAs Arria® V e FPGAs SoC
    FPGAs Stratix® V

    Isenção de responsabilidade

    1

    Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.