ID do artigo: 000074947 Tipo de conteúdo: Solução de problemas Última revisão: 21/02/2014

É possível habilitar ou desabilitar dinamicamente redes de clock global (GCLK) ou regional (RCLK) que conduzem fPLLs em dispositivos Stratix® V, Arria® V ou Cyclone® V?

Ambiente

    Intel® Quartus® II Subscription Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Não, não é possível habilitar ou desabilitar dinamicamente redes de clock global (GCLK) ou regional clock (RCLK) que conduzem fPLLs em dispositivos Stratix® V, Arria® V ou Cyclone® V.

No entanto, devido a um problema no software Quartus® II versão 13.1 e anterior, se você usar o sinal de habilitar em um bloco de controle de clock que conduz um fPLL, a compilação não falhará.

 

Resolução

As versões futuras do software Quartus II são programadas para gerar uma mensagem de erro/aviso quando você usar o sinal de habilitar em um bloco de controle de clock que conduz uma fPLL,

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