Descrição
Você pode obter este aviso no software Quartus® II ao sintetizar um inteiro não assinado no HDL Verilog, conforme mostrado no exemplo abaixo:
reg [8:0] COUNT;
always @ (posedge CLK or posedge RST)
begin
COUNT = COUNT 1;
Você tem este aviso porque 1 é um número inteiro não personalizado literal que é padrão para 32 bits.
Resolução
Para evitar este aviso, use 1'b1 em vez de 1.
COUNT = COUNT 1'b1;