ID do artigo: 000075351 Tipo de conteúdo: Documentação e informações do produto Última revisão: 01/06/2017

Como posso editar registros de espaço de configuração 0x24 para 0x2C de Stratix V, Arria V e CYCLONE V Root Port PCIe HIP?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Hard IP para PCI Express* Arria® V GZ Intel® FPGA IP
    Hard IP para PCI Express* Arria® V Intel® FPGA IP
    Hard IP para PCI Express* Avalon-MM Arria® V GZ Intel® FPGA IP
    Hard IP para PCI Express* Avalon-MM Stratix® V Intel® FPGA IP
    Hard IP para PCI Express* Avalon-MM Arria® V Intel® FPGA IP
    Hard IP para PCI Express* Avalon-MM Cyclone® V Intel® FPGA IP
    Hard IP para PCI Express* Cyclone® V Intel® FPGA IP
    Hard IP para PCI Express* Stratix® V Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no software Quartus® Prime, a configuração registra dispositivos 0x24, 0x28 e 0x2C do modo de porta raiz PCI Express* Hard IP (PCIe* HIP) para dispositivos Stratix® V, Arria® V e Cyclone® V não são retrizáveis. Todos os 0 serão devolvidos desses registros.
0x24: base/limite de memória prefetchável
0x28: base de memória prefetchável superior de 32 bits
0x2C: Limite de memória prefetchável superior de 32 bits

Resolução

Abra o arquivo /síntese/.v com um editor de texto.
Mude ".prefetchable_mem_window_addr_width_hwtcl (0)" para ".prefetchable_mem_window_addr_width_hwtcl (1)".
Feche o editor e compile o projeto Quartus.

#Note problema é apenas para configurações de porta raiz. Os pontos finais usam esses locais de registro para a ID/fornecedor de dispositivos BAR5, reservados e subsistemas. Estes são programados pelo host, o aplicativo do usuário não deve tentar programar esses registros. Nas configurações de Ponto final, espera-se que leia todos os 0s desses registros.

Este problema está programado para ser corrigido em uma futura versão do software Quartus Prime Pro Edition.

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Este artigo aplica-se a 3 produtos

FPGAs Arria® V e FPGAs SoC
FPGAs Stratix® V
FPGAs Cyclone® V e FPGAs SoC

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